[发明专利]一种延迟信号产生电路

说明书

技术领域

本发明涉及信号延迟技术，更具体地说，涉及一种延迟信号产生电路。

背景技术

信号延迟技术用于将来自信号源的信号延迟一个或多个信号周期。

图1是现有延迟信号产生电路100的电路图。如图1所示，延迟信号产生电路100包括D触发器102、104和106，其中，D触发器102、104和106之中每一个的时钟端(CLK端)都连接至时钟源108，且D触发器102的数据端(D端)连接至信号源110，D触发器104的数据端连接至信号源112，D触发器106的数据端连接至信号源114，延迟信号从各D触发器102、104和106的输出端(Q端)输出。

上述延迟信号产生电路100的功耗较大，因为只有当时钟源输出无效时钟信号(即不发生翻转的恒定电平)时，各D触发器才不会对来自信号源的数据信号进行采样，从而不会产生动态功耗。

因此，需要一种延迟信号产生电路，能够有效解决现有延迟信号产生电路功耗过大的问题。

发明内容

本发明要解决的技术问题在于，针对现有延迟信号产生电路功耗过大的缺陷，提供一种延迟信号产生电路。

本发明解决其技术问题所采用的技术方案是：

构造一种延迟信号产生电路，分别与输出时钟脉冲的时钟源和至少一个信号源相连，该延迟信号产生电路包括比较电路、时钟开关电路和与所述至少一个信号源相对应的至少一个D触发器，其中，比较电路包含与所述至少一个D触发器相对应的至少一对输入端，每对输入端的第一输入端与该对输入端所对应的D触发器所对应的信号源相连，第二输入端与该对输入端所对应的D触发器的输出端相连，比较电路的输出端与时钟开关电路的控制端相连，时钟开关电路的输入端与时钟源相连，输出端与每个D触发器的时钟端相连，每个D触发器的数据端与该触发器所对应的信号源相连，其中，比较电路在其各对输入端的第一输入端电平均与第二输入端电平相等时，输出无效电平，否则输出有效电平；时钟开关电路在其控制端为有效电平时，在其输出端输出所述时钟脉冲，在其控制端为无效电平时，在其输出端输出恒定电平。

优选的，所述恒定电平为恒定的高电平。

优选的，所述恒定电平为恒定的低电平。

优选的，所述有效电平为高电平，所述无效电平为低电平。

优选的，所述有效电平为低电平，所述无效电平为高电平。

实施本发明的技术方案，具有以下有益效果：本发明提供的延迟信号产生电路可在延迟后的信号与待延迟信号相同时向D触发器输出无效时钟信号，在这种情况下，D触发器将不会对来自信号源的数据信号进行采样，因此可大大降低动态功耗。

附图说明

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1是现有延迟信号产生电路的电路图；

图2是依据本发明一较佳实施例的延迟信号产生电路的电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明提供了一种延迟信号产生电路，可在延迟后的信号与待延迟信号相同时向D触发器输出无效时钟信号。在这种情况下，D触发器将不会对来自信号源的数据信号进行采样，因此可大大降低动态功耗。下面就对本发明提供的延迟信号产生电路进行详细描述。

图2是依据本发明一较佳实施例的延迟信号产生电路200的电路图。如图2所示，延迟信号产生电路200包括D触发器202、204和206、比较电路216和时钟开关电路218。其中，D触发器202的数据端(D端)连接至信号源210，D触发器204的数据端连接至信号源212，D触发器206的数据端连接至信号源214，延迟信号从各D触发器202、204和206的输出端(Q端)输出。

比较电路216的包含3对输入端，分别对应D触发器202、204和206。其中在每对输入端中，第一输入端用于连接所对应D触发器所对应的信号源，第二输入端用于连接该D触发器的输出端(Q端)。例如，比较电路216对应D触发器202的一对输入端中，第一输入端用于连接D触发器202所对应的信号源210，第二输入端用于连接D触发器202的输出端(Q端)。而比较电路216的输出端则连接至时钟开关电路218的控制端。

时钟开关电路218的输入端连接至时钟源208，输出端分别连接至D触发器202、204和206的时钟端(CLK端)。