[发明专利]布斯-华莱士树型乘法器

说明书

技术领域

本发明属于电子元件技术领域，涉及一种乘法器，可用于各类微处理器、数字信号处理器(DSP)中。

背景技术

乘法器作为基本的运算单元应用于各类微处理器、数字信号处理器(DSP)及专用集成电路(ASIC)中。目前的乘法器已经具有了较高的性能，但由于现代信息处理中安全保密应用重要性的不断提高，对乘法器性能也在不断提出越来越高的要求。

早期乘法器大多采用移位加算法及阵列乘法器算法。这两种算法从实现方法来看，乘数的每一位都会产生部分积，且只产生1或0倍的部分积形式。因而，当乘法操作数位宽比较宽时，运算量就非常大。实际上当乘数的某一位为0时，并不会产生具有实际意义的部分积，更不需要进行累加运算。在实际运算的过程中，部分积的产生和部分积累加次数是由乘数中值为“1”的个数决定。布斯编码算法是针对补码运算的一种部分积产生算法，它将乘数重新编码以减少乘数中值为“1”的个数，从而减少了部分积的数目和部分积累加的次数，有效的提高了乘法器运算的效率。在布斯编码算法中，被广泛使用的一种布斯编码算法是改进的布斯编码算法，即二阶布斯编码算法。

改进的布斯编码算法可应用到有符号和无符号的乘法数，它基本上可以将部分积的数目缩减至非布斯编码算法的一半。当乘法操作数N为奇数时，部分积的数目为(N+1)/2，当N为偶数时，部分积的数目为(N/2)+1。它极大程度的减少了部分积压缩模块所占用的面积和产生的延时，提高了乘法器单元的性能并减少了面积。

在部分积压缩阶段被广泛采用的一种压缩技术是华莱士树压缩算法，它将部分积按列分组，每一列对应一组加法器，各列同时相加，前一列进位传至后一列，生成新的部分积。采用同样方法化简新的部分积，直至剩下最后两行部分积，再采用一种快速加法器相加得积。这种部分积压缩方法通过尽可能的对操作数进行并行运算，以此来达到提高乘法运算速度的目的。所以，布斯编码算法和华莱士压缩树相结合的混合型算法经常被应用于高速乘法器结构中。

在采用这种混合型算法实现乘法器时，改进的布斯算法将乘数按每一组三位进行划分。三位分别是低位、本位、高位，其中低位来自于低一组中的最高位。从而产生{±2，±1，0}倍数的部分积，之后再用华莱士树将这些部分积相加总。

负部分积的实现分为两个阶段。第一阶段，利用布斯编码算法产生正部分积的非，并输出到华莱士压缩树中。第二阶段，在这一行部分积非的最低有效位加1，这个1放在下一行部分积与本部分积最低有效位相对齐的地方，如图10所示。

由于改进布斯编码算法所产生的部分积有正负之分，压缩时华莱士树结构就会产生很大差异。图6和图8分别为进行了部分积符号扩展的正部分积阵列结构和负部分积阵列结构，图7和图9分别为正部分积压缩器阵列结构和负部分积压缩器阵列结构。其中负部分积阵列结构会因为最后一行部分积符号位而导致多余一行部分的影响。在对这一行部分积进行压缩时就需要额外的压缩器，这一行压缩器，不但增加了压缩级数使得乘法器延时较大，而且在版图实现时这种华莱士树结构也比较复杂。

随着人们对高性能乘法器的追求，改进的布斯编码算法由于其产生的部分积数目仍然比较多，不在适合于更高性能的乘法器。产生的部分积数目越少，乘法迭代的次数就越少，从而乘法运算的速度就越快。三阶布斯编码算法产生的部分积是非布斯编码算法的三分之一，所以其越来越多的应用于高性能乘法器中。

三阶布斯编码算法将乘数分为四位一组，其中三位来自本组，最低位来自相邻低位组中的最高位，如图13所示。三阶布斯编码算法产生{±4，±3，±2，±1，0}倍数的部分积。±3倍的部分积，常被人们称为“难倍数”部分积，实现时需要在部分积编码模块中增设一个“难倍数”部分积实现电路，图11所示。但这种三阶布斯编码算法与改进的布斯编码算法一样，均会产生负部分积，同样也会导致乘法器延时较大，电路和版图实现复杂的问题。

发明内容

本发明的目的在于克服上述已有技术的不足，提出一种布斯-华莱士树型乘法器，通过对部分积实现电路的改进，避免因负部分积符号而需要额外部分积压缩器的影响，减少部分积压缩级数，提高乘法器速度，同时使得部分积压缩阵列结构更加规整，易于版图实现。

为实现上述目的，本发明的布斯-华莱士树型乘法器包括：部分积产生模块、部分积压缩模块和最后两行部分积相加总的加法器模块，其中部分积产生模块中改进的部分积产生单元包括：

布斯编码电路，用于对乘数重新编码以产生部分积的倍数控制信号和符号控制信号。部分积倍数控制信号输出到部分积中间态产生电路，部分积符号控制信号输出到部分积结果产生电路中。