[发明专利]延迟电路

说明书

技术领域

本发明涉及使输入信号延迟后输出的延迟电路。

背景技术

对传统的延迟电路进行说明。图7是传统的延迟电路的示图。图8是表示传统的延迟时间的时序图。

当输入信号Vin从低电平成为高电平时，通过反相器91，PMOS晶体管92及NMOS晶体管95的栅极电压成为低电平，PMOS晶体管92导通，而NMOS晶体管95截止。这样，电容96通过PMOS晶体管92来充电，因此内部电压Vx逐渐升高。若输入信号Vin成为高电平后经过从低电平成为高电平时的延迟时间Tx，且内部电压Vx成为缓冲器97的反相阈值电压Vti以上，则输出信号Vout成为高电平。

此外，当输入信号Vin从高电平成为低电平时，通过反相器91，PMOS晶体管92及NMOS晶体管95的栅极电压成为高电平，PMOS晶体管92截止，而NMOS晶体管95导通。这样，电容96通过PMOS晶体管95放电，因此内部电压Vx逐渐降低。若输入信号Vin成为低电平后经过从高电平成为低电平时的延迟时间Ty，且内部电压Vx成为低于缓冲器97的反相阈值电压Vti，则输出信号Vout成为低电平(例如，参照专利文献1：日本特开2007-096661号公报(图5))。

但是，在传统技术中，如果电源电压VDD发生变化，由反相器(未图示)等构成的缓冲器97的反相阈值电压Vti也会发生变化。这样，从低电平成为高电平时的延迟时间Tx及从高电平成为低电平时的延迟时间Ty也会发生变化。

此外，由于缓冲器97的PMOS晶体管(未图示)及NMOS晶体管(未图示)的制造偏差，存在反相阈值电压Vti不会成为电压(VDD/2)的危险性。这样，从低电平成为高电平时的延迟时间Tx和从高电平成为低电平时的延迟时间Ty会不同。

发明内容

本发明鉴于上述课题构思而成，提供一种延迟时间不会依赖于电源电压而输入信号从低电平成为高电平时和从高电平成为低电平时的延迟时间相等的延迟电路。

为了解决上述课题，本发明提供一种使输入信号延迟后输出的延迟电路，其特征在于：包括被输入所述输入信号的第一内部延迟电路、被输入所述输入信号反相后的反相输入信号的第二内部延迟电路、以及被输入所述第一内部延迟电路及所述第二内部延迟电路的输出信号且输出所述延迟电路的输出信号的选择电路，所述第一内部延迟电路及所述第二内部延迟电路具备第一反相器和恒流反相器，该第一反相器具备第一电流源、充电用开关、放电用开关和电容，所述充电用开关基于所述输入信号利用所述第一电流源对所述电容进行充电，所述放电用开关基于所述输入信号使所述电容放电，所述恒流反相器具备第二电流源和NMOS晶体管，当所述电容的电压成为基于所述NMOS晶体管的阈值电压的反相阈值电压以上时输出低电平的输出信号。

(发明效果)

在本发明中，电容的电压从接地电压成为比基于NMOS晶体管的阈值电压的反相阈值电压高的电压为止的时间成为延迟时间，因此延迟时间是以接地电压为基准而决定的。因而，延迟时间不依赖于电源电压。

此外，当输入信号成为高电平时，延迟电路使用第一内部延迟电路产生的延迟时间，当输入信号成为低电平时，延迟电路使用第二内部延迟电路产生的延迟时间，这些第一和第二内部延迟电路相同。因而，输入信号成为高电平时和成为低电平时的延迟时间相等。

附图说明

图1是表示本发明第一实施方式的延迟电路的电路图。

图2是表示图1的延迟电路的延迟时间的时序图。

图3是表示图1的延迟电路的内部电压的时序图。

图4是表示本发明第二实施方式的延迟电路的电路图。

图5是表示图4的延迟电路的延迟时间的时序图。

图6是表示图4的延迟电路的内部电压的时序图。

图7是传统的延迟电路的示图。

图8是表示传统的延迟时间的时序图。

具体实施方式

以下，参照附图，就本发明的实施方式进行说明。

<第一实施方式>首先，对第一实施方式的延迟电路的结构进行说明。图1是表示第一实施方式的延迟电路的电路图。

在此，内部延迟电路10和内部延迟电路20在图中采用了不同的符号，但是结构相等。

延迟电路具备反相器40、内部延迟电路10、内部延迟电路20及选择电路30。内部延迟电路10具备电流源11、反相器11a、电容17、恒流反相器19及反相器18。反相器11a具有PMOS晶体管14及NMOS晶体管15。恒流反相器19具有电流源13及NMOS晶体管16。选择电路30具有闩锁器31。