[发明专利]NMOS晶体管具有凹陷的漏极与源极区而PMOS晶体管的漏极与源极区具有硅/锗材料的CMOS器件

说明书

技术领域

在此揭露的发明主题大致上关于一种集成电路的形成，且尤关于通过使用应力源(stress source；例如应力被覆层(stress overlayer)、于源极与漏极区中的应变半导体合金)而形成具有应变沟道区域之晶体管以提升MOS晶体管的沟道区域中之电荷载体移动率(charge carriermobility)。

背景技术

一般来说，现今多种工艺技术已实作于半导体产品的领域中，其中，对于复杂电路(complex circuitry)(例如微处理器、储存芯片等)，基于操作速度及/或电力损耗及/或成本效益方面之优异特性，CMOS技术为现今最有前景性的方法。在使用CMOS技术制造复杂集成电路期间，数百万个的晶体管(也就是N沟道晶体管与P沟道晶体管)形成在包含结晶半导体层(crystalline semiconductor layer)之衬底上。不论为N沟道晶体管或P沟道晶体管，MOS晶体管皆包括所谓的PN接面(PNjunction)，其中，系通过高掺杂漏极与源极区域与位于漏极区域和源极区域之间的具有逆掺杂或弱掺杂沟道区域之接口形成该PN接面。沟道区域之导电性(也就是导电沟道的驱动电流能力)是通过形成于沟道区域附近，且通过薄的绝缘层与沟道区域作分离的栅极电极(gateelectrode)所控制。在因为施加适当的控制电压至栅极电极而形成导电沟道后，沟道区域的导电性是依据掺杂浓度、主要电荷载体的移动率，以及就晶体管宽度方向的沟道区域的给定延伸(given extension)而言系依据源极与漏极区域之间的距离(也称之为沟道长度)。因此，于施加控制电压至栅极电极时在绝缘层下快速产生导电沟道的能力以及沟道区域之整体导电性系一起决定MOS晶体管的效能。因此，减少沟道长度为用于实现集成电路的操作速度与装填密度(packing density)之增加的主要设计准则(dominant design criterion)。

然而，晶体管尺寸之不断的缩小会涉及许多与其有关的问题，而该等问题必须加以处理以免不当地抵销掉通过稳定地减少MOS晶体管之沟道长度所得之优点。就此点而言一个主要的问题为提供低薄片(low sheet)与接触电阻率于漏极与源极区域以及连接至漏极与源极区域之任何接触点，并且维持沟道的可控制性。例如，减少沟道长度可能需要增加栅极电极与沟道区域之间之电容耦合(capacitive coupling)，其可能需要栅极绝缘层之减少的厚度。以目前来说，位于栅极绝缘层之二氧化硅(silicon dioxide)的厚度为1至2奈米(nm)的范围，其中，有鉴于漏电流(leakage current)(当减少栅极介电质厚度时，该漏电流一般会指数地增加)，可能较不期望进一步的减少。

临界尺寸(也就是晶体管的栅极长度)之持续的尺寸减少系使得有需要进行调整，且可能有需要新发展与前述问题有关的高复杂工艺技术。因此已提出：通过针对给定的沟道长度增加沟道区域中之电荷载体移动率而提升晶体管组件的沟道导电性，藉此可改进晶体管的性能，因而提供可达成足以比得上跃升至未来科技点(future technology node)之效能改进的潜能(potential)，同时避免或至少延迟许多的上述问题(如闸级介电质比例缩放(gate dielectric scaling))。一种用于增加电荷载体移动率之有效机制为于沟道区域中晶格结构(lattice structure)的改变，例如通过于沟道区域附近产生拉伸或压缩应力，以便产生沟道区域中之对应应变，而分别导致电子与电洞之经改变的移动率。例如，对于标准硅衬底而言，于沟道区域中产生拉伸应变(tensile strain)，系增加电子移动率，上述电子移动率接着可直接转换为所对应的导电性的增加以及驱动电流与操作速度的增加。另一方面，于沟道区域中之压缩应变可增加电洞移动率，因此提供用于提升P型晶体管之性能之潜力。由于例如应变硅可考虑作为“新”型半导体材料，而上述材料可制造快速强大的半导体器件，且不需要有昂贵的半导体材料，同时许多已广为接受的制造技术仍可被使用，故将应力或应变工程引进至集成电路制造为用于进一步之器件世代之非常有前景的方法。