[发明专利]集成电路芯片输入\输出引脚ESD防护的开关电路

说明书

技术领域

本发明涉及一种用于集成电路芯片输入/输出引脚ESD防护的开关电路，属于集成电路 领域，用于改善集成电路ESD防护的可靠性。

背景技术

自然界的静电放电(ESD)现象一直对集成电路的可靠性产生严重的影响。在工业界， 集成电路失效产品的30％都是由于遭受静电放电现象所引起的。因此，改善集成电路静电放 电防护的可靠性对提高产品的成品率乃至带动整个国民经济具有不可忽视的作用。

静电放电现象根据电荷来源的不同，通常分为三种放电模式：HBM(人体放电模式)， 删(机器放电模式)，CDM(组件充电放电模式)。而最常见也是工业界产品必须通过的两 种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一 只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高 达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在 输入引脚产生的高压也会造成内部器件的栅氧化层发生击穿，从而导致电路失效。因此， 为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护。而ESD防护单 元的设计主要考虑两个要点：一是ESD防护单元能泄放较大的ESD电流；二是ESD防护单元能 将输入引脚端电压箝制在低电位。

在ESD防护的研究发展过程中，二极管、GGNMOS(栅接地的NMOS)、SCR(可控硅)等 器件通常被作为ESD防护单元。随着CMOS工艺的发展，CMOS集成电路已经成为集成电路发展 的主流。对于CMOS集成电路，在芯片的输入/输出端通常带有输入缓冲级/输出缓冲级或是 MOS器件的栅极作为输入。因此，在发生ESD事件时，ESD产生的应力(电压)会直接作用于 MOS器件的栅氧化层上，如果ESD防护单元不能及时开启并将输入端箝制在低电位(通常指 低于MOS器件的栅氧化层击穿电压)，则会引起输入端/输出端MOS器件的栅氧化层发生击 穿现象，从而造成芯片性能的失效。

普遍的局部ESD防护方案如图1所示。图1由输入/输出ESD防护单元(ESD Clamp)10， 11和电源箝位防护单元(Power Clamp)13以及内部核心电路(Core)12组成。VDD和VSS表 示电源线和地线。输入/输出ESD防护单元10用于实现输入/输出引脚(Input/Output)与电 源线VDD间的ESD防护，输入/输出ESD防护单元11用于实现输入/输出引脚与电源线VSS间的 ESD防护，电源箝位防护单元13用于实现电源线VDD与VSS间的ESD防护。其中输入/输出ESD 防护单元10和11可以采用常用的二极管、GGNMOS、SCR等防护器件，电源箝位防护单元13可 采用RC触发的NMOS或是DTSCR(二极管触发的SCR)等作为防护单元。虽然采用如图1的防护 方案可以对芯片进行有效的ESD防护，但是由于采用上述ESD防护器件时，ESD应力都直接作 用在芯片的输入/输出端，如果ESD防护单元不能及时开启或是开启后ESD电流在ESD防护单 元上产生的压降大于MOS器件的栅氧击穿电压，仍会引起输入端/输出端MOS器件发生栅氧击 穿现象。