[发明专利]I/O单元及集成电路芯片

说明书

技术领域

本发明涉及半导体集成电路设计领域，特别涉及I/O单元及集成电路芯片。

背景技术

随着半导体器件功能的日趋复杂及尺寸的日趋减小，其所能承受的静电放电(ESD，Electro Static Discharge)电压的上限值也不断减小。因而，在半导体集成电路设计时，经常采用各种静电放电保护设计对于集成电路芯片内部的半导体器件进行保护。

目前，比较常用的一种静电放电保护设计是在集成电路芯片的输入/输出(I/O)单元中集成静电放电保护电路，并将所述静电放电保护电路与I/O单元中的相应焊盘(PAD)相连。图1为现有技术的一种I/O单元的结构示意图。参照图1所示，所述I/O单元包括：纵向相邻分布的焊盘10、N型静电放电保护电路20、P型静电放电保护电路30及I/O逻辑电路40。其中，N型静电放电保护电路20指由NMOS管构成的静电放电保护电路，P型静电放电保护电路30指由PMOS管构成的静电放电保护电路，I/O逻辑电路40通常包括一些输入/输出的接口电路，例如电压泵等。所述N型静电放电保护电路20处布局有接地线50，所述P型静电放电保护电路30处布局有电源线60。所述N型静电放电保护电路20和所述P型静电放电保护电路30可根据实际的静电放电保护需求而择一与焊盘相连，或共同与焊盘相连。

所述I/O单元由于其纵向相邻分布而具有较好的布局对称性，非常适合于采用这种I/O单元的集成电路芯片进行自动布局布线。图2所示为具有上述I/O单元的一种集成电路芯片结构示意图。参照图2所示，通过将所述I/O单元添加至自动布局布线软件的单元库中，则自动布局布线软件就可根据集成电路芯片1中核心电路的位置及剩余的可布局布线面积，对所述I/O单元的位置进行自动分配，并根据设计进行自动布线。

然而，从图2中也可看到，虽然所述I/O单元的纵向相邻分布结构具有较好的布局对称性，但基于避免产生闩锁效应的设计规则，P型静电放电保护电路和N型静电放电保护电路之间必需保留很大间距。如此，I/O单元所占面积很大，使得集成电路芯片1的核心电路区域(图2中虚线框范围)的可布局布线面积很小，大大增加了所述核心电路区域的布局布线难度，因此在布局布线时会产生大量的空间浪费。同时，由于I/O单元所占面积很大造成了集成电路芯片1转角浪费的面积也很大，因此整个集成电路芯片1的面积会大大增加。

发明内容

本发明解决现有技术包含静电放电保护电路的I/O单元面积较大，使得集成电路芯片中核心电路区域的可布局布线面积很小且集成电路芯片面积很大的问题。

为解决上述问题，本发明提供一种I/O单元，包括：横向分布的N型静电放电保护电路、P型静电放电保护电路、焊盘以及I/O逻辑电路，其中N型静电放电保护电路和P型静电放电保护电路由焊盘隔离，N型静电放电保护电路与接地线相连，P型静电放电保护电路与电源线相连。

相应地，本发明还提供一种包括上述I/O单元的集成电路芯片，其中，各相邻I/O单元中相邻部分为同类型电路。

与现有技术相比，上述I/O单元及集成电路芯片具有以下优点：灵活运用焊盘隔离了N型静电放电电路和P型静电放电电路，满足了避免产生闩锁效应的设计规则，则I/O单元的面积就可减小很多。相应地，也能够提供集成电路芯片中核心电路区域较大的可布局布线面积，减小了所述核心电路区域的布局布线的难度。

并且，由于I/O单元面积的减小，在核心电路区域面积一定的情况下，所述集成电路芯片具有更小的面积。

附图说明

图1是现有技术的一种I/O单元的结构示意图；

图2是具有图1所示I/O单元的一种集成电路芯片的结构示意图；

图3是本发明I/O单元的一种实施例的结构示意图；

图4是图3所示I/O单元应用于集成电路芯片的一种实施例示意图。

具体实施方式