[发明专利]提高非易失性存储器性能的方法

说明书

技术领域

本发明涉及半导体制造技术，特别涉及一种提高非易失性存储器性能的方法。

背景技术

随着半导体制造技术的发展，非易失性存储器的应用越来越广泛。非易失性存储器逐渐朝着体积越来越小及存储容量越来越大的方向发展。尽管目前电子擦除只读存储器(EEPROM)是非易失性存储器的主流，但是由于其在垂直缩放比例的局限性导致无法在有限的体积下提高存储容量。

因此，出现了嵌入式非易失性存储器(SONOS)，由于SONOS的小体积、低运行电压、存取数据简单及抗辐射性，使SONOS的应用变得越来越普及。在SONOS中，以氧化层-氮化层-氧化层(ONO)三层结构作为介电质存储电荷，将ONO结构称为电荷存储层。电荷存储层在SONOS中是比较核心的结构。

参照图1a至图1e所示SONOS的剖面结构图，具体说明SONOS的制造方法：

步骤11、请参阅图1a。在半导体衬底100上形成浅沟槽隔离区(STI)101，各个STI101将有源区隔离开来。STI101之外的半导体衬底区域为有源区。

步骤12、请参阅图1b。在半导体衬底100及STI101的表面形成介质层-电荷捕获层-介质层的三层堆叠结构102。

较佳地，三层堆叠结构为氧化物-氮化物-氧化物(ONO)层。其中，存储电荷的氮化物层由上下氧化物层密封，确保电荷不漏电。

步骤13、请参阅图1c。在三层堆叠结构102的表面涂布光阻胶层(图中未显示)，曝光显影所述光阻胶层，曝光显影后的光阻胶层的开口对准存储器单元阵列区域，即STI101，然后经过回刻，使得三层堆叠结构102在刻蚀后(其实最下面一层氧化层的去除并不严格要求，只要把电荷捕获层去除干净即可)，在位线(BL)方向形成多个由STI隔离的存储单元。由于该制程工艺窗口很窄，在回刻过程中终点控制十分困难，往往会造成有源区之上的电荷捕获层受到损伤。

步骤14、请参阅图1d。去除三层堆叠结构102中的顶层氧化层，同时沉积一层新的氧化层代替去除的顶层氧化层，然后在新沉积的氧化层的表面沉积第一多晶硅层103’。

在本步骤中，由于在步骤13的刻蚀过程中，顶层氧化层可能会受到等离子体的轰击以及其清洗等等工艺过程的侵蚀，导致该层质量的降低，无法达到好的密封电荷的效果，所以将原三层堆叠结构102中的顶层氧化层去除，由新沉积的氧化层代替。

当然，该步骤也可以不执行，而直接执行步骤15。

步骤15、请参阅图1e。在所述第一多晶硅层103’的表面沉积第二多晶硅层103”，依次刻蚀第二多晶硅层103”和第一多晶硅层103’形成字线(WL)栅极，接着刻蚀三层堆叠结构102至半导体衬底，构成电荷存储区。图1e为沿字线方向的截面图。

需要说明的是，非易失性存储器包括外围电路区和电荷存储区，本实施例中对外围电路区的制作，就不再赘述。一般地，由于三层堆叠结构102和第一多晶硅层103’也会在外围电路区形成，所以在沉积第一多晶硅层103’之后，需要首先去除外围电路区的第一层多晶硅层103’和其下三层堆叠结构102，然后在衬底上生长外围电路所需的栅介质，再沉积第二层多晶硅层103”，其中，第二层多晶硅层103”作为外围电路器件的栅电极。

在该过程中的步骤15中，形成WL栅极的过程为：

首先，在所形成的多晶硅层上沉积氮化硅层；

在该步骤中，氮化硅层为硬掩膜层，在将多晶硅层刻蚀为WL栅极时使用，防止在刻蚀WL栅极时损伤WL栅极，一般厚度为1500埃～300埃左右；

其次，在氮化硅层依次旋涂底部抗反射层和光刻胶层；

在该步骤中，底部抗反射层是为了使得在曝光过程中防止光反射而导致的WL栅极图形变形；

底部抗反射层一般为含碳的有机材料；

再次，采用具有栅极图形的掩膜板对光刻胶层进行曝光，显影后，在光刻胶层形成栅极图形；

最后，以光刻胶层为掩膜，依次刻蚀底部抗反射层、氮化硅层和多晶硅层，形成WL栅极后，去除残留的氮化硅层。

去除氮化硅层时，采用湿洗方法进行，一般会损伤WL栅极。

采用这个过程形成WL栅极时，所形成的WL栅极的边缘很粗糙，这会使最终得到的非易失性存储器的阈值电压范围比较大，严重影响非易失性存储器的器件性能。

发明内容

有鉴于此，本发明提供一种提高非易失性存储器性能的方法，采用该方法形成的非易失性存储器中的WL栅极的边缘不粗糙，使得最终得到的非易失性存储器的阈值电压范围小，能够提高非易失性存储器的性能。