[发明专利]可编程小数分频器

说明书

技术领域

本发明有关一种可编程小数分频器(fractional frequency divider)，特别是一种适用于锁相环中的可编程N或(N+0.5)分频器。

背景技术

锁相环(Phase Locked Loop)广泛应用于数字通信系统、无线通信系统、数字电路系统和磁盘驱动系统等多个领域，其应用具体来说包括噪声和抖动的抑制、时滞效应的抑制、频率综合器、时钟恢复和载波提取、调制解调等。

传统的锁相环结构如图1所示，是一个由鉴相鉴频器101、电荷泵102、环路滤波器103、压控振荡器104和分频器105组成的反馈系统。它采用外置晶振以提供参考信号，片上压控振荡器104产生输出信号，分频器105实现将压控振荡器104的输出信号进行N分频，鉴相鉴频器101将输入参考信号和分频器105的输出信号进行相位比较，其输出通过电荷泵102及环路滤波器103滤波后调节压控振荡器104的振荡频率F_vco，使其最终锁定在N×F_ref上，其中N为分频器105的分频数，F_ref为参考信号频率。在通信系统应用中，锁相环需要具有锁定多种频率的功能，而且能够在这些频率之间切换，其输出信号频率的改变通过分频器105实现，因此图1的锁相环也叫做锁相环型频率综合器(Phase Locked Loop FrequencySynthesizer)。

图1中由于频率综合器的输出信号频率是参考信号频率的整数倍，因此这种结构也叫做整数N频率综合器。由于整数N分频器的结构相对简单，所以整数N频率综合器在设计难度上相对要小，这使得它在过去几十年中非常流行。通信系统应用下，可编程整数分频器通常有以下两种结构：

①、双模预分频技术的整数分频器，如图2所示。它由双模预分频器201、可编程计数器202和吞脉冲计数器203组成。双模预分频器201的输入来自压控振荡器104的输出，其对压控振荡器104的输出进行P分频或(P+1)分频。开始时，双模预分频器201对压控振荡器104进行(P+1)分频，当吞脉冲计数器203达到预定值B时，其输出一模式控制信号将双模预分频器201的分频比改为P。对于可编程计数器202，其继续计数，当它达到预定的A值后，它将其自身和吞脉冲计数器203复位，同时将双模预分频器201的分频比改回(P+1)，整个过程周而复始。由双模预分频技术实现的整数分频器的分频比为：

N＝(P+1)×B+P×(A-B)＝P×A+B

②、由多个除2或除3单元串联构成多模整数分频器，如图3所示，其中的除2或除3单元如图4所示。对于每一个除2或除3单元，模控制输入(Mode_in)为低电平时，不论控制信号输入P是高电平或低电平，除2或除3单元实现除2功能；当模控制输入(Mode_in)为高电平、且控制信号输入P为低电平时，除2或除3单元实现除2功能；当模控制输入(Mode_in)为高电平、且控制信号输入P为高电平时，除2或除3单元实现除3功能。这种多模分频器具有的分频比为：

N＝P₀+2×P₁+2²×P₂+…+2^n-2P_n-2+2^n-1P_n-1+2ⁿ

其中为n除2或除3单元的个数。其可实现的分频范围为{2ⁿ，2ⁿ⁺¹-1}，可调步长为1。

但是，在整数N频率综合器中，输入的参考频率必须等于信道宽度，而环路带宽被要求要小于或等于参考信号频率的十分之一，因此若要提高输出频率的分辨率就必须减小输入参考频率，而减小参考频率则限制了环路带宽的提高和频率转换时间的减小。为解决以上矛盾，研究者提出了小数N频率综合器结构。

如图5所示，小数N频率综合器包括了鉴相鉴频器501、电荷泵502、环路滤波器503、压控振荡器504、可编程分频器505、加法器506、∑Δ调制器507、整数寄存器508、小数寄存器509和模数寄存器510。整数寄存器508输出加上∑Δ调制器507的输出，其结果输入到可编程分频器505以产生小数频率综合器的分频比：