[发明专利]基于延时锁定环的可配置频率合成电路

说明书

技术领域

本发明涉及一种频率合成电路，尤其涉及一种基于延时锁定环的可配置频率合成电路，主要用于现场可编程逻辑阵列(FPGA)中，可以根据用户需求配置成各种不同的工作模式，实现不同的分频倍频需求。

背景技术

随着集成电路不断向大规模、高集成度发展，集成电路中的时钟质量变得越来越重要，尤其是对时钟的稳定性和精确性的要求越来越高。现代电子技术中，一般采用晶体振荡器获取高精确度、高稳定性的时钟。但由于其产生的时钟频率单一，只能在极小范围内微调，为产生多种与晶体振荡器相同的频率准确性和稳定度的其他频率时钟信号，需要采用频率合成技术。

频率合成发展过程中主要经历了三种方法，直接频率合成技术、利用锁相环的间接频率合成技术、直接数字频率合成技术。直接频率合成利用混频器、倍频器、分频器和带通滤波器来完成对频率的四则运算，由于该方法使用的设备多、造价高，且输出信号会有无用的寄生频率出现，已逐渐不被使用。锁相频率合成利用一个或多个锁相环完成频率变换，该方法由于其制作体积小、造价低、性能好而得到广泛的使用。直接数字频率合成利用计算机查阅表格上所存储的正弦波取样值，或利用计算机求解数字递推关系式等方法产生信号，但受目前计算机及A/D转换速度的限制，其工作频率较低，因而一般较少使用。

锁相频率合成可以利用相位锁定环(phase locked-loop)或延时锁定环，由于相位锁定环成熟的理论基础和分频倍频实现方式简单，模拟电路中主要使用相位锁定环频率合成，其缺点在于压控振荡器的使用使得这种频率合成方法会有相位积累问题并且对于噪声及外界条件的敏感性使其用数字方法实现变得困难。在数字电路中较广泛使用的是延时锁定环频率合成，该方法有绝对的稳定性和良好的时钟抖动性能，并且实现也相对较简单。

以前的研究都没有解决的问题是：延时锁定环频率合成电路不能使用相位锁定环频率合成的原理--在反馈回路上增加一个可编程分频器，以灵活改变分频系数，延时锁定环频率合成电路应用于现场可编程逻辑器件时，用户不易灵活改变频率合成系数。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种基于延时锁定环的可配置频率合成电路，本发明电路结构简单，通过改变配置SRAM中的码流值，可以灵活改变频率合成系数从而得到所需的分频倍频系数，可应用于现场可编程逻辑阵列中。

本发明的技术解决方案是：基于延时锁定环的可配置频率合成电路，包括由鉴相器、控制器和可变延时链组成的延时锁定环、由倍频合成器和分频合成器组成的频率合成器、配置SRAM，参考时钟和反馈时钟经过鉴相器鉴相比较后输出比较信号和锁定信号，其中反馈时钟由可变延时链对参考时钟延时产生，比较信号和锁定信号经过控制器处理后输出控制电压控制可变延时链产生N个相位时钟输出至频率合成器，倍频合成器在配置SRAM的控制下从N个相位时钟中选择M个相位时钟控制倍频合成器产生倍频时钟信号，其中M＜N，同时分频合成器在配置SRAM的控制下从N个相位时钟中选择K个相位时钟，K个相位时钟经过窗口选择控制分频合成器产生分频时钟信号，其中K＜N。

所述的可变延时链由N个缓冲器串联组成，每个缓冲器包括两个由NMOS管和PMOS管组成的CMOS反相器和一个受控制电压控制的可变电阻阵列，其中第一个CMOS反相器的NMOS管和PMOS管的漏极相连，栅极接输入时钟，NMOS管的源极接可变电阻阵列，PMOS管的源极接电源，第二个CMOS反相器的NMOS管和PMOS管的漏极相连，栅极接第一CMOS反相器的输出，NMOS管的源极接地，PMOS管的源极接电源。

所述的鉴相器由两个D触发器、逻辑或非门、逻辑与非门、两个缓冲器、NMOS管组成，反馈时钟经缓冲器缓冲后输入至两个D触发器的D端，参考时钟一路经缓冲器缓冲后输入至D触发器的CLK端，另一路直接输入至D触发器的CLK端，D触发器的Q端与D触发器的Q非端接在逻辑或非门的输入端，经逻辑运算后产生比较信号，D触发器的Q非端与D触发器的Q端接在逻辑与非门的输入端，经逻辑运算后控制NMOS管产生锁定信号。