[发明专利]用于形成具有多个沟道的屏蔽栅沟槽FET的结构和方法

说明书

背景技术

本发明总体上涉及半导体技术，更具体地涉及沿着每个沟槽侧壁形成具有多个沟道的屏蔽栅沟槽FET的结构和方法。

屏蔽栅沟槽场效应晶体管(FET)比传统的FET更具优势，这是因为屏蔽电极减小了栅-漏电容(Cgd)并改善了晶体管的击穿电压而不牺牲晶体管导通电阻。图1是传统的屏蔽栅沟槽MOSFET100的简化截面图。N型外延层102在高度掺杂的n型衬底101上方延伸。衬底101作为漏极接触区。在p型阱区104中形成高度掺杂的n型源区108和高度掺杂的p型重本体区(heavy body region)106，而p型阱区104形成在外延层102中。沟槽110通过阱区104延伸并终止于由阱区104和衬底101所限定的外延层102的部分，其中该部分通常被称为漂移区。

沟槽110包括栅电极122下方的屏蔽电极114。栅电极122通过栅极电介质120与阱区104绝缘。屏蔽电极114通过屏蔽电介质115与漏区绝缘。栅电极112和屏蔽电极114通过极间电介质(IED)层116彼此绝缘。IED层116必需具有足够的质量和厚度以支持在在操作过程中存在于屏蔽电极114和栅电极122之间的电势差。介电帽124覆盖栅电极122并用于使栅电极122和顶侧互连层126绝缘。顶侧互连层126在该结构的上方延伸并使重本体区106和源区108电接触。

尽管栅电极122下的屏蔽电极114的绝缘提高了晶体管的某些性能特性(例如击穿电压和Cgd)，但是很难实现进一步改善这些或其他电学和结构特性(例如晶体管导通电阻Rdson和非钳位感应开关UIS特性)。这是由于用于提高FET某些电学特性的大多数已知技术通常会对其他电学特性造成不利影响或要求对处理技术进行重大改变。

因此，需要能够提高沟槽栅FET的各种电学特性而不损害其他电学特性的节约成本的技术。

发明内容

场效应晶体管(FET)包括一对延伸进入半导体区中的沟槽。每个沟槽包括位于沟槽下部第一屏蔽电极、和位于沟槽上部但与屏蔽电极绝缘的栅电极。第一导电类型的第一阱区和第二阱区横向延伸进入该沟槽对之间的半导体区并邻接该沟槽对的侧壁。第一阱区和第二阱区通过第二导电类型的第一漂移区垂直地彼此间隔。栅电极和第一屏蔽电极相对于第一阱区和第二阱区形成，从而当FET在导通状态下处于偏置(bias)时，在第一阱区和第二阱区的每一个中均形成沟道。

在一个实施方式中，当FET在导通状态下处于偏置时，沿着邻接第一阱区和第二阱区的每个沟槽侧壁的部分形成两个分离的沟道。

在另一个实施方式中，第一阱区与每个沟槽中的栅电极横向地直接相邻，并且第二阱区与每个沟槽中的第一屏蔽电极横向地直接相邻。

在另一个实施方式中，第一阱区位于第二阱区的上方。FET进一步包括在沟槽对之间的半导体区中横向延伸的第一导电类型的第三阱区。该第三阱区与邻接沟槽对的侧壁，并通过第二导电类型的第二漂移区与第二阱区垂直地隔开。

在另一个实施方式中，第一阱区位于第二阱区的上方。FET进一步包括在沟槽对之间的半导体区中横向延伸的第一导电类型的第三阱区。该第三阱区邻接该沟槽对的侧壁，并通过第二导电类型的第二漂移区与第二阱区垂直地隔开。第二屏蔽电极位于沟槽中，而沟槽位于第一屏蔽电极的下方。第一屏蔽电极和第二屏蔽电极彼此绝缘。

根据本发明的另一实施方式，形成FET的方法包括以下步骤。形成延伸进入第一导电类型的半导体区的一对沟槽。在每个沟槽的下部形成屏蔽电极。在每个沟槽的上部形成与屏蔽电极绝缘的栅电极。在该沟槽对之间的半导体区中形成第二导电类型的第一阱区和第二阱区，以使得该第一阱区和第二阱区垂直地彼此间隔，并横向地邻接于该沟槽对的侧壁。栅电极和第一屏蔽电极相对于第一阱区和第二阱区形成，从而当FET在导通状态下处于偏置时在每个第一阱区和第二阱区中均形成沟道。

在一个实施方式中，第一阱区与每个沟槽中的栅电极横向地直接相邻，并且第二阱区与每个沟槽中的第一屏蔽电极横向地直接相邻。

在另一实施方式中，该方法进一步包括以下步骤。形成衬于每个沟槽的下部侧壁和底部的屏蔽电介质。形成衬于每个沟槽的上部侧壁的栅极电介质。在每个沟槽的上部侧壁的侧面形成第二导电类型的源区。形成在第一阱区中延伸的第一导电类型的重本体区。

在另一个实施方式中，第一阱区在第二阱区上方延伸，并且第一阱区在第二阱区之前形成。

在另一个实施方式中，第一阱区在第二阱区上方延伸，该方法进一步包括在该沟槽对之间的半导体区中形成第一导电类型的第三阱区的步骤。该第三阱区邻接该沟槽对的侧壁并与第二阱区垂直地隔开。