[发明专利]电路基板和显示装置有效
申请号: | 200880010292.X | 申请日: | 2008-04-25 |
公开(公告)号: | CN101647121A | 公开(公告)日: | 2010-02-10 |
发明(设计)人: | 森胁弘幸 | 申请(专利权)人: | 夏普株式会社 |
主分类号: | H01L29/786 | 分类号: | H01L29/786;H01L29/49;H01L29/423 |
代理公司: | 北京市隆安律师事务所 | 代理人: | 权鲜枝 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | |||
搜索关键词: | 路基 显示装置 | ||
技术领域
本发明涉及电路基板和显示装置。更详细地说,涉及全单片型的电路基板和具备上述电路基板的显示装置。
背景技术
目前,随着高度信息化,平板显示器的市场正在扩大。已知非自发光型的液晶显示器(LCD)、自发光型的等离子显示器(PDP)、无机电致发光(无机EL)显示器、有机电致发光(有机EL)显示器等平板显示器正在被广泛开发。
其中,以往的显示装置主要采用在显示装置面板的外侧安装驱动电路等的方式,将形成在显示装置面板内部的薄膜晶体管(TFT)用作像素的开关。但是,近年来,正在开发安装有将驱动电路等设置在显示装置面板内部的基板上的全单片型的电路基板的显示装置,要求比以往的显示装置中所用的TFT更高的特性。
在全单片型的电路基板中,要求比用作像素开关的TFT更高性能、且特性偏差较少的晶体管特性,进行了一些开发。另外,在推动TFT的高性能化时,通常为了低电阻化而将栅极配线的膜厚设计得尽量厚。
此外,作为使用作像素电极的开关的TFT的栅极配线低电阻化的方案,公开了通过使栅极配线2层化来实现栅极配线低电阻化的技术(例如参照专利文献1)。由此,例如如图10所示,在用作像素电极的开关元件的TFT中,在玻璃基板110上按顺序层叠底涂膜111、半导体层112、栅极绝缘膜113、栅极电极114以及层间膜116。另外,如图11所示,在栅极配线部分将栅极配线2层化为下层是第一栅极配线115、上层是第二栅极配线118,由此实现栅极配线部分的低电阻化。
专利文献1:日本特开平4-30475号公报
发明内容
发明要解决的问题
本发明是鉴于上述现状而完成的,其目的在于提供一种在单片电路中具有抑制特性偏差的高性能薄膜晶体管的电路基板和具备上述电路基板的显示装置。
用于解决问题的方案
本发明的发明人对单片型显示装置面板所具备的、基板上的单片电路中具有抑制特性偏差的薄膜晶体管的电路基板进行了各种研究,注意到在为了使单片电路部所使用的TFT高性能化(低功耗化和高速化)而使栅极电极与半导体层的重叠面积较小时,会产生阈值电压偏移、导通电流急剧降低的现象。并且,发现薄膜晶体管的阈值电压偏移、导通电流的急剧降低是由例如对栅极电极进行图案化时的等离子蚀刻导致固定电荷蓄积在沟道区域内的栅极绝缘膜上而引起的,并且还发现:即使上述栅极电极与半导体层的重叠面积为40μm2以下,通过使膜厚为300nm以下也可以缩短进行等离子蚀刻的时间,能够抑制固定电荷注入栅极绝缘膜,其结果是能够抑制TFT的特性偏差,想到能够圆满地解决上述课题而完成本发明。
即,本发明是在基板上具备单片电路的电路基板,其中所述具有薄膜晶体管,在上述薄膜晶体管中,半导体层、栅极绝缘膜以及栅极电极按该顺序层叠,上述栅极电极与半导体层的重叠面积为40μm2以下,膜厚为300nm以下。
下面详细说明本发明。
本发明的电路基板在基板上具备具有薄膜晶体管的单片电路。作为单片电路只要是用于对具备该电路基板的装置进行驱动控制的电路即可,没有特别限定,可以举出构成驱动器电路的保护电路、缓冲器电路、数字模拟转换电路(DAC电路)、移位寄存器、采样存储器等。
在上述薄膜晶体管中,半导体层、栅极绝缘膜以及栅极电极按该顺序层叠。本说明书中的“栅极电极”是指构成薄膜晶体管(TFT)的3个电极中的一个,用对栅极电极施加的电压调制在半导体层中感应的电荷量,控制在源极、漏极之间流动的电流。
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