[发明专利]电路布局方法及布局电路

说明书

技术领域

本发明是关于电路布局，尤其是关于电路布局方法及具有组合连结单元(combined tie cell)的布局电路。 

背景技术

设计工程师(以下称“工程师”)在布局区域上设置并布线(route)标准单元之后，通常还会在布局区域上准备一些备用(spare)单元，用于在芯片开发(tap out)出来之后增加更多功能或改变设计电路。然而，这些备用单元最初并不连结到任何标准单元，因此应将其与高连结(tie-high)电路或低连结(tie-low)电路相连，以避免浮动(float)。 

图1显示集成电路的布局区域100的一部分的示意图。布局区域100的这部分上没有特别显示出标准单元。备用单元A与高连结电路101相连，备用单元C与高连结电路103相连，以及备用单元B与低连结电路102相连。因此，提供给备用单元A及C的电压为高电压Vdd，而提供给备用单元B的电压为低电压Vss。此外，布局区域100的其余部分由标准填充单元(normal filler cell)填充。 

某些情况下，利用工程变更命令(Engineering Change Order，ECO)，在芯片开发出来之后，工程师通过用备用单元代替标准单元的其中一个，从而变更芯片的一些功能。图2显示在接收到工程变更命令之前，集成电路的布局区域200的一部分的示意图。标准单元D与E耦合于其它的标准单元(未显示于图中)，其中标准单元D与E分别对应于备用单元D’与E’。备用单元D’与E’分别耦合于高连结电路D与低连结电路E，以避免浮动。此外，布局区域200的其余部分由标准填充单元(如电容单元)来填充。 

芯片开发出来之后，工程师可能发现标准单元D与E的运作情况低于期望值，因此需要用备用单元D’与E’来代替标准单元D与E。图3显示在接收到工程变更命令之后，集成电路的布局区域200的一部分的示意图。现已成为标准 单元的备用单元D’与E’，引导为耦合于其它的标准单元(未显示于图3中)，这些标准单元最初耦合于标准单元D与E。被代替的标准单元D与E(现已成为备用单元D与E)分别耦合于高连结电路D与低连结电路E，以避免浮动。然而，被代替的标准单元D与E可能与相应的连结电路距离较远，从而会造成布线拥塞(routing congestion)。 

发明内容

本发明提供一种电路布局方法及具有组合连结单元(combined tie cell)的布局电路，以解决现有技术中布线拥塞(routing congestion)的技术问题。 

依据本发明的实施例，提供一种电路布局方法，包含有：在布局区域上设置多个标准单元，并对上述标准单元进行布线(routing)；在布局区域上增设备用(spare)单元，用于在增加或更改功能时代替上述标准单元其中之一；以及在布局区域上增设组合连结单元，用于连结(tying)提供至被代替的标准单元的电压，以及避免被代替的标准单元浮动，其中组合连结单元包含高连结电路与低连结电路。 

依据本发明的另一实施例，提供一种布局电路，包含有：多个标准单元，设置于布局区域上；备用单元，设置于布局区域上，用于代替上述标准单元其中之一；以及组合连结单元，设置于布局区域上，用于连结提供至被代替的标准单元的电压，以及避免被代替的标准单元浮动，其中组合连结单元包含高连结电路与低连结电路，且高连结电路与低连结电路包含金属氧化物半导体晶体管。 

本发明的电路布局方法及布局电路与现有技术相比较，其有益效果包括：通过在芯片的布局区域上增设组合连结单元，特别在与备用单元对应的标准单元周围设置至少一个组合连结单元，从而避免了布线拥塞。 

附图说明

图1显示集成电路的一部分布局区域的示意图。 

图2显示在接收到工程变更命令之前，集成电路的一部分布局区域的示意图。 

图3显示在接收到工程变更命令之后，集成电路的一部分布局区域的示意图。 

图4显示依据本发明实施例的集成电路的一部分布局区域的示意图。 

图5显示本发明组合连结单元实施例的示意图。 

图6显示本发明组合连结单元另一实施例的示意图。 

图7显示依据本发明实施例的电路布局方法的流程图。 

图8为本发明组合连结单元的高连结电路的示意图。 

图9为本发明组合连结单元的低连结电路的示意图。 

图10为本发明组合连结单元的电容电路的示意图。 

具体实施方式