[发明专利]半导体器件

权利要求书

1.一种半导体器件，包括：

第一MISFET，制作在半导体衬底上方并具有第一导电类型；

第二MISFET，制作在该半导体衬底上方并具有与该第一导电类 型相同的导电类型；以及

第三MISFET，制作在该半导体衬底上方并具有与该第一导电类 型不同的导电类型，

其中该第一MISFET包括：

(a1)布置于该半导体衬底上方的第一栅极绝缘膜；

(b1)布置于该第一栅极绝缘膜上方的第一栅电极；

(c1)形成在该半导体衬底上的第一有源区中的第一源极区和第 一漏极区，

其中该第二MISFET包括：

(a2)布置于该半导体衬底上方的第二栅极绝缘膜；

(b2)布置于该第二栅极绝缘膜上方的第二栅电极；以及

(c2)形成在该半导体衬底上的第二有源区中的第二源极区和第 二漏极区，

其中所述第三MISFET包括：

(a3)布置于该半导体衬底上方的第三栅极绝缘膜；

(b3)布置于该第三栅极绝缘膜上方的第三栅电极；以及

(c3)形成在该半导体衬底上的第三有源区中的第三源极区和第 三漏极区，

其中该第一至第三有源区彼此通过形成在该半导体衬底上的元 件隔离区隔离，

其中该第一栅电极和该第二栅电极电连接，该第一源极区和该第 二源极区电连接，以及该第一至第三漏极区电连接，

其中该第一MISFET的阈值电压和该第二MISFET的阈值电压互 不相同，并且

其中当该第三MISFET处于导通状态时，该第一MISFET和该第 二MISFET都处于截止状态，并且当该第三MISFET处于截止状态 时，该第一MISFET和该第二MISFET都处于导通状态。

2.如权利要求1所述的半导体器件，

其中该第一MISFET和该第二MISFET均为p沟道型MISFET， 并且该第三MISFET为n沟道型MISFET。

3.如权利要求1所述的半导体器件，

其中该第一MISFET和该第二MISFET均为n沟道型MISFET， 并且该第三MISFET为p沟道型MISFET。

4.如权利要求1所述的半导体器件，

其中形成于该第一有源区内的该第一源极区和形成于该第二有 源区内的该第二源极区通过布线而连接，以及形成于该第一有源区 内的该第一漏极区和形成于该第二有源区内的该第二漏极区通过布 线而连接。

5.如权利要求1所述的半导体器件，

其中通过使该第一MISFET的第一沟道区的杂质浓度和该第二 MISFET的第二沟道区的杂质浓度不同，该第一MISFET的阈值电压 和该第二MISFET的阈值电压形成为不同，其中该第一沟道区形成 于该第一有源区内并介于该第一源极区和该第一漏极区之间，该第 二沟道区形成于该第二有源区内并介于该第二源极区和该第二漏极 区之间。

6.如权利要求4所述的半导体器件，

其中该第一有源区和该第二有源区布置成沿第一方向对齐并夹 着该元件隔离区，以及

其中公共栅电极沿该第一方向延伸经过该第一有源区和该第二 有源区上方并作为该第一栅电极和该第二栅电极两者。

7.如权利要求1所述的半导体器件，

其中该第一MISFET的第一泄漏电流低于该第二MISFET的第二 泄漏电流，

其中该第一泄漏电流是在截止状态的该第一MISFET的第一源 极区和第一漏极区之间的电流，以及

其中该第二泄漏电流是在截止状态的该第二MISFET的第二源 极区和第二漏极区之间的电流。

8.如权利要求2所述的半导体器件，其中反相器电路配置为具 有该第一至第三MISFET。

9.如权利要求3所述的半导体器件，其中反相器电路配置为具 有该第一至第三MISFET。