[发明专利]延时器

说明书

技术领域

本发明涉及一种半导体集成器件，特别涉及一种半导体延时器。

背景技术

在通讯、医疗电子、自动控制和瞬态测量等系统中使用的延时器，延时精度要求时间差在纳秒量级以内，此外对延时器的质量还有受温度和电压变化影响小的要求。延时器在延时的实现上通常并不是很困难，任何逻辑门电路都具有传输延迟的特点，因而可以作为延时器使用。但要求精确地设定某个特定的延迟时间，并且当工艺、温度和电压处于大范围变化时仍能保持恒定，构建满足这样要求的延时器却很难实现。公开号为CN1797948A的中国发明专利申请公开了一种可编程异步触发延时器，该延时器包括若干个T′触发器，这些T′触发器依次逐个连接，前一个T′触发器的输出端与后一个T′触发器的CLK端相连接，第1个T′触发器的CLK端接外部时钟脉冲，最后一个T′触发器的输出端为延时信号输出端。虽然该技术方案很好地实现了高精度或长时间的延时，但其仍不能解决在温度变化大和电压不稳定情况下实现高稳定性、高精度延时的问题。

发明内容

本发明的主要目的是提供一种具有高精度及高稳定度的延时器。

为此，本发明提供的延时器包括一个由延迟单元串联构成的压控延迟线，以及一个用于控制压控延迟线电压的延迟锁相环电路。

由以上方案可见，本发明所采用的电路主体结构由压控延迟线(Voltage-Controlled Delay Line)，延迟锁相环(Delay Lock Loop)组成，电原理框图如图1所示。其中，压控延迟线是产生信号延迟的主要部件。通常采用反相逻辑门电路就可实现信号延时，但普通反相逻辑门却很难实现稳定、精确地延时。因此，本发明通过延迟锁相环电路控制逻辑门电源电压，从而达到精确控制逻辑门的延时时间的目的。

进一步的方案是，延迟锁相环(PLL)电路由压控振荡器、可编程分频器、频控阻抗网络、差分放大器和低通滤波器组成，上述各部分电路依次串联构成控制环路，压控振荡器采用了与压控延迟线完全相同的延迟单元和结构。压控延迟线的控制电压通过压控振荡器转换为容易控制的频率参数，再采用误差反馈修正方式将频率锁定，从而锁定压控延迟线的控制电压。同时在频率反馈过程中引入了可编程分频器，通过修改反馈频率，方便控制压控延时线的控制电压。由于压控振荡器采用了与压控延迟线完全相同的延迟单元和结构，因此，工艺、温度和电压的变化对两者的延迟单元具有相同的作用。而且，加载在压控延迟线上的控制电压也具有等同于加在配置于压控振荡器内的延迟单元上的作用。这就为对工艺、温度和电压等波动引起的延时变化进行补偿提供了契机。当工艺、温度或电压引起延迟单元的延迟时间增长时，压控延时线的延时时间也将增长。而压控振荡器的输出频率会随着延迟单元的延迟时间的增长而减小。随着频率的减小，频控阻抗R_FREQ将增大，其输出电压V_FREQ相对于基准电压V_REF上升，这必然会提高压控振荡器的控制电压，也就是提高压控延迟线的控制电压。随着压控延迟线控制电压的提高，其延迟时间将会缩短，从而修正了因工艺、温度或电压引起延迟时间的增长。当温度等参数引起延迟时间减小时，将发生相反的情况，以增加延迟时间。正是将压控振荡器和压控延迟线的结构特性相同的特点和延迟锁相环技术相结合，从而有效的消除了由于工艺、温度和电压变化引起的电路延迟时间的变化，从而保证了延时器的精度。

更进一步的方案是，延迟单元采用的是反相逻辑门，且压控延迟线由反相逻辑门串联构成开环形式，压控振荡器由反相逻辑门串联构成闭环形式。同时，还设计了带隙基准源，给延时锁相环电路提供一个不受工艺、电压和温度影响的电压基准，进一步提高了延时器的精确度。

附图说明

图1是本发明的原理框图；

图2是根据本发明的一个实施例的电原理图；

图3是压控延迟线的原理示意图；

图4是延迟锁相环的原理示意图；

图5是压控振荡器的原理示意图；

图6是频控阻抗网络的原理示意图；

图7是带隙基准源的原理示意图。

以下结合实施例对本发明作进一步说明。

具体实施方式