[发明专利]具填隙组件的集成电路堆叠构造

说明书

技术领域

本发明是关于一种具填隙组件的集成电路堆叠构造，尤其是指一种适用于堆叠多层集成电路芯片的构造。

背景技术

随着科技的日新月异，人类对于电子产品的要求则越来越朝向轻、薄、短、小。然而，电子组件亦随此一趋势逐步发展。以往公知技术的集成电路采以二维平面方式布局，亦即将所有集成电路设置于同一平面上，此方式虽然工艺简单，但容易造成电子组件的体积庞大，无法符合消费者所预期。

再者，随着技术的进步，便发展出将二层集成电路上下迭置的方式，此方式解决原先二维平面布局方式的电子组件过于庞大的问题，有效大幅减少整体面积。但也随之而带来另一严重问题，集成电路于迭置时，上层集成电路容易影响到下层集成电路导线的配置。据此，便发展出以间隔层垫高隔开上下层集成电路以供导线的配置。请参阅图1，图1是公知集成电路堆叠构造，图中显示有一基板9，而于基板上方堆叠有二层集成电路7，8，且于此二层集成电路7，8集成电路中设置有一层间隔层81。因此，由间隔层81堆高二层集成电路7，8之间隔距离，而使得下层集成电路获得相当的高度空间得以配置导线。惟，此一方式的配置并非适用于所有类型的电子组件，如储存卡的集成电路构造。再者，集成电路整体的配置会因间隔层81而提高相当的高度，所提高的高度对于消费者所追求的轻、薄、短、小的目标的发展无异又造成另一阻碍。

由此可知，如何达成一种能有效降低集成电路的整体高度，又能简化封装工艺使工艺更稳定，实在是产业上的一种迫切需要。

发明内容

本发明的目的在于提供一种具填隙组件的集成电路堆叠构造，以期能降低堆叠后集成电路的高度，又能简化封装工艺，使工艺更稳定，同时亦可提高良率。

为实现上述目的，本发明的具填隙组件的集成电路堆叠构造，包括：一基板、一填隙组件、一下层集成电路、一上层集成电路、以及一封胶层。其中，基板包括有一上表面，而上表面设有复数第一接点、及复数第二接点。又，填隙组件设置于基板的上表面上，且填隙组件包括有一特定高度。下层集成电路设置于基板的上表面上、而且并排于填隙组件的一旁，下层集成电路包括有一布满复数第一焊垫的焊垫区、及一邻近填隙组件的无焊垫区。而焊垫区的复数第一焊垫是通过复数第一导线分别电性连接到基板的复数第一接点。此外，下层集成电路包括有另一高度，而此另一高度是低于填隙组件的特定高度。

其中，上层集成电路设置于填隙组件上并部分对应遮迭于下层集成电路的无焊垫区上。而上层集成电路包括有复数第二焊垫，复数第二焊垫是通过复数第二导线分别电性连接到基板的复数第二接点上。另外封胶层是封装于基板的上表面上并包覆住下层集成电路、上层集成电路、填隙组件、复数第一导线、及复数第二导线。因此，本发明由填隙组件而成的堆叠构造能有效降低集成电路的整体高度，又能简化封装工艺使工艺更稳定，同时亦可提高良率。

再者，本发明的填隙组件可包括有一基片层、以及分设于基片层上下方的热固型树脂层。而本发明的基片层可以是一聚亚酰胺基片层。另外，本发明的基片层亦可为一硅隔板基片层。另外，本发明填隙组件的热固型树脂层可以是一环氧树脂层。

此外，本发明的填隙组件可包括有一热固型树脂层，而此热固型树脂层内可混杂有复数填隙体。其中，复数填隙体可包括有复数聚四氟乙烯球体，当然并非以球体为必要，也可以是椭圆体、几何多边形体、或其它等效形状。而填隙体的功用主要用于支撑上层集成电路。

较佳的是，本发明的下层集成电路可为一控制集成电路芯片，而上层集成电路可为一内存集成电路芯片。其中，本发明每一第二导线包括有一引出端、及一入线端，引出端是连接到基板的第二接点，而入线端是连接到上层集成电路的第二焊垫。亦即其打线方式是由基板的第二接点的引出端打线至上层集成电路的第二焊垫的入线端。据此，本发明将导线的入线端电连接到上层集成电路的焊垫上，可使封装高度更缩小，进一步降低整体高度。

附图说明

图1是公知技术的剖视图。

图2是本发明一较佳实施例的示意图。

图3是本发明一较佳实施例的A-A线的剖视图。

图4是本发明填隙组件第一实施例的示意图。

图5是本发明填隙组件第二实施例的示意图。

附图中主要组件符号说明：

1，9基板          11上表面         131第一接点

132第二接点       2下层集成电路    21焊垫区

22无焊垫区        23第一焊垫       3上层集成电路