[发明专利]半导体器件

说明书

相关申请的交叉参考

在此通过参考引入2007年5月17日提交的日本专利申请No. 2007-131677的全部公开内容，包括说明书、附图及摘要。

技术领域

本发明涉及半导体器件，更具体地涉及一种当应用于具有电容 元件的半导体器件时有效的技术。

背景技术

通过在半导体衬底之上形成MISFET和电容器并通过布线在各 个元件之间进行耦合，已经形成了各种半导体器件。

日本未审专利公开No.Hei8(1996)-306870(专利文件1)已经描 述了这样一种技术，其中通过使用在形成MOS晶体管或者双极性元 件时形成的层来串联耦合一个或更多MOS电容元件或者结电容元 件来配置升压电路所需的电容，并且将该串联连接的数目设置成使 施加到MOS电容元件和结电容元件中每一个的电压达到其击穿电 压的数目或者更低的数目。

发明内容

根据本发明人的论述，已经发现以下内容。

近来，对于半导体器件所需可靠性的增强的需求日益增加。与 其他应用相比，用于车载应用的半导体器件尤其需要高可靠性。当 本身用作半导体芯片的半导体器件所需的可靠性较高时，形成在该 芯片中的各种元件需要更高的可靠性。在芯片内形成的元件中，面 积大且有效应力时间(effective stress time)长的电容元件特别需要 高可靠性。

作为高可靠性的电容元件，存在有公知的所谓MOS(金属氧化 物半导体)型电容元件，其中使用了通过对半导体衬底进行热氧化 而形成的栅极绝缘膜用于电容绝缘膜。由于电容绝缘膜可以通过 MOS型电容元件中的热氧化来形成，所以可以形成膜质量令人满意 的电容绝缘膜，并且很难发生电极间绝缘泄漏和绝缘击穿，因此使 得可以提高每个单独电容元件的可靠性。

然而，当在相对电极之间存在弱点时，即使一个点，每个电容 元件也会导致源自其中的泄漏或者短路，并且存在使用该电容元件 的整个电路不能执行期望的操作的可能性。因此，即使当使用了高 可靠性的MOS型电容元件时，仍存在对于增强使用电容元件的整个 电路的可靠性的要求。

由于半导体衬底的排他性占有的区域较大，且不能在该区或者 区域内形成晶体管等，所以MOS型电容元件变得不利于实现芯片面 积的减少。另一方面，由于PIP(多晶硅绝缘体多晶硅)型电容元件和 MIM(金属绝缘体金属)型电容元件可以形成在位于半导体衬底之 上的层间绝缘膜之上，所以诸如晶体管的其他元件还可以形成在电 容元件之下。这对于芯片面积的减少是有利的。然而，由于电极间 电容绝缘膜通过CVD方法等形成而不通过热氧化膜形成，所以与 MOS型电容元件相比，PIP型电容元件和MIM型电容元件可靠性易 于更低。因此，即使当使用了PIP型电容元件和MIM型电容元件时， 仍存在对于增强使用电容元件的整个电路的可靠性的要求。

还期望在增强使用电容元件的整个电路的可靠性时抑制半导体 器件的制造成本的增加

本发明的一个目标是提供一种技术，其能够增强具有使用电容 元件的电路的半导体器件的可靠性。

本发明的另一目标是提供一种技术，其能够使具有使用电容元 件的电路的半导体器件的可靠性提高与其制造成本降低之间兼容。

通过本说明书和附图的描述，本发明的上述目标、其他目标及 新颖特征都将变得显而易见。

本申请中公开的本发明中的代表性发明的概要将简要描述如 下：

本发明提供了一种半导体器件，其具有布置在半导体衬底之上 的第一、第二、第三和第四电容元件。第一、第二、第三和第四电 容元件的一个电极分别由同一层的导体层形成，而其另一电极分别 由同一层的导体层来形成。第一和第三电容元件的该一个电极通过 导体彼此电耦合，并耦合到第一电势。第二和第四电容元件的该一 个电极通过导体彼此电耦合，并耦合到与第一电势不同的第二电势。 另外，第一和第二电容元件的另一电极通过导体彼此电耦合，并达 到浮置电势。第三和第四电容元件的另一电极通过导体彼此电耦合， 并达到浮置电势，并且不通过导体与第一和第二电容元件的另一电 极耦合。