[发明专利]具有省电模组的静态随机存取存储器装置

说明书

技术领域

本发明涉及一种静态随机存取存储器(SRAM)装置，特别是涉 及一种具有以字符线信号致动以降地漏电流的省电模组的SRAM 储存单元(cell)。

背景技术

SRAM是一种存储器装置，其包含储存值的闩锁以及控制闩锁 读写运作的传递栅极(闸极)晶体管。为了确保SRAM装置正常运 作，电源的最小电压(Vccmin)需要高于预设电位，因此逐渐需要大 的布局面积给SRAM储存单元。然而，SRAM储存单元越大，其 对漏电流更加敏感。这些抵触限制已造成SRAM设计的挑战。

针对上述挑战，传统方法是为SRAM储存单元的储存库提供一 省电控制器。省电控制器耦合储存库中SRAM储存单元的所有源极 节点。当选用该储存库作读写操作，省电控制器不致动且SRAM储 存单元的来源节点耦合至接地。当不选择储存库时，省电控制器致 动以提升不被选择的储存库中所有SRAM储存单元的来源节点的 电压。当源极节点的电压上升，介于SRAM储存单元的漏极(汲极) 与源极之间的压差会降低，因此降低其间的漏电流。

漏电流降低的传统架构有很多改善空间。传统省电控制器控制 整个储存库，且没有区分其中的SRAM储存单元。当选择一个储存 库，一些储存单元会依照读写操作，然而其它可能没有。传统省电 控制器没有提供这些无选择的储存单元一个用以降低漏电流的最 佳化设计。此外，传统省电控制器是作为外接于SRAM装置的记忆 储存库的电路模组执行。当传统省电控制器设计成降低储存库中所 有储存单元的漏电流，通常结果是大的尺寸且占据过度的硅空间。 当SRAM缩减到45nm制程并且更小时，会造成设计上的挑战性。

因此，在硅空间的限制需求下，所需要的是一种具有降低漏电 流的最佳化设计的SRAM装置。

发明内容

本发明揭露一种以字符线信号致动以降低漏电流的具有省电 模组的SRAM装置。于本发明的一具体实施例，SRAM装置包含： 闩锁单元，用以维持数据；一或多个传递栅极晶体管，以字符线控 制用以耦合闩锁单元至位线以及互补位线；以及省电模组，耦合闩 锁单元，因应字符在线的控制信号以提升闩锁单元的源极电压，由 此降低闩锁单元的漏电流。

本发明的结构及方法连同附加的目的及优点，当伴随示意图研 读，通过以下特定具体实施例的描述将能更加了解。

附图说明

图1示出了根据本发明的具体实施例，以电路图说明具有所提 的省电模组的SRAM储存单元；

图2示出了根据本发明的具体实施例显示依据各种供应电压 Vdd显示所提的SRAM装置的漏电流的示意图；

图3示出了根据本发明的具体实施例说明所提的SRAM装置的 简化的布局示意图；以及

图4示出了根据本发明的具体实施例说明位于所提的SRAM装 置的来源节点电压状态的示意图。

具体实施方式

本发明涉及一种具有省电模组的SRAM装置，其由字符线控制 在一特定组SRAM储存单元待机或省电模式时降低漏电流。以下仅 说明各种本发明的具体实施例以供解释原理的目的。其可了解到， 熟此技艺者即使没有在此明确描述，亦可设计各种具体实施本发明 原理的等效发明。

图1根据本发明的具体实施例，以电路图说明具有所提的省电 模组的SRAM储存单元100。SRAM储存单元100包含PMOS晶体 管102以及NMOS晶体管104，以PMOS晶体管102的源极连接到 供应电压Vdd，并且NMOS晶体管104的源极连接到省电模组106 的方式串连。同样的，以PMOS晶体管108的源极连接到供应电压 Vdd，并且NMOS晶体管110的源极耦合到省电模组106的方式， 串连PMOS晶体管108以及NMOS晶体管110。PMOS晶体管102 以及NMOS晶体管104的栅极连接至位于第一数据储存节点N1的 PMOS晶体管108以及NMOS晶体管110的漏极。PMOS晶体管 108以及NMOS晶体管110的栅极连接至位于第二数据储存节点 N2的PMOS晶体管102以及NMOS晶体管104的漏极，其储存一 个值，互补储存于第一数据节点N1的值。字符线WL所控制的传 输栅极晶体管112耦合于第二数据储存节点N2及位线BL之间， 并且字符线WL所控制的另一传输栅极晶体管114也耦合于第一数 据储存节点N1及互补位线BLB之间。