[发明专利]存储器控制器及其信号同步方法

说明书

技术领域

本发明是有关于一种存储器控制器，更特别有关于一种具有时钟补偿功 能的存储器控制器。

背景技术

图1为已知存储器控制器10耦接DDR(double data rate)存储器12的 电路示意图。该存储器控制器10会输出时钟信号CLK供该DDR存储器12使 用，并通过双向的数据闪控信号DQS(data strobe signal)，将数据信号 DQ(data signal)所含的数据由该DDR存储器12读出，或写入至该DDR存储 器12中。另外，该存储器控制器10会输出控制信号CMD至该DDR存储器12， 以决定对该DDR存储器12进行数据读取或数据写入的操作。

于该存储器控制器10中，该时钟信号CLK是由时钟信号源(未显示)所产 生，并经过数个串联的反相器16而到达输出缓冲器18，以通过该输出缓冲 器18输出至该DDR存储器12。

现请参考图1、2，于读取操作时，该存储器控制器10会在时间t0时通 过该控制信号CMD送出读取命令(command)至该DDR存储器12，接着会等待 CAS延迟时间CL(CAS Latency)后，始通过该数据闪控信号DQS的升缘(rising edge)及降缘(falling edge)分别取样该DDR存储器12所送出的数据D1、D2。 该CAS延迟时间CL通常是以该时钟信号CLK的周期数目为计算单位，例如： 图2所示的CAS延迟时间CL是等于该时钟信号CLK的两个周期时间。

一般而言，当该存储器控制器10通过该控制信号CMD送出读取命令时， 其内部是会利用计数电路20对该时钟信号CLK进行计数，并在计数至时间 t1时，由该计数器20输出致能信号EN去致能(enable)该数据闪控信号DQS， 使该数据闪控信号DQS能够开始对该数据信号DQ所含的数据D1、D2进行取 样。

该输出缓冲器18通常会具有延迟时间Δt，使得该DDR存储器12由该输 出缓冲器18所接收的时钟信号CLK及该等反相器16的输出端16a上的时钟 信号CLK间是会存在有Δt的延迟时间，即具有相位差。因此，若该计数器 20直接接收该输出端16a上的时钟信号CLK并进行计数，则其将不能正确地 计数到时间t1并致能该数据闪控信号DQS。

为了解决该输出缓冲器18的时间延迟所造成的问题，该计数器20经由 同样具有延迟时间Δt的延迟电路22而接收该输出端16a上的时钟信号CLK， 使得其所接收的时钟信号CLK能够与该DDR存储器12所接收的时钟信号CLK 同步，藉以能正确地计数至时间t1并致能该数据闪控信号DQS。

然而，该输出缓冲器18是设于输入/输出区域(I/O region)24上，且采 3.3伏特电压作为供应电压，而该等反相器16、该计数电路20及该延迟电路 22是属逻辑电路，且仅采1.2或1.3伏特电压作为供应电压。因此，当该存 储器控制器10的温度随工作时间增加而升高时，该输出缓冲器18与该延迟 电路22的各自的延迟时间Δt是会随工作温度的变异而有所差异。换言之， 当该存储器控制器10的温度随工作时间增加而升高时，该延迟电路22仍不 能有效补偿该输出缓冲器18所造成的时钟信号CLK的时间延迟。

图3为另一已知存储器控制器10耦接DDR存储器12的电路示意图。该 存储器控制器10具有延时锁定环(delay locked loop；DLL)电路26。该DLL 电路26通常至少会由相位检测器(phase detector)、电荷泵(charge pump) 及压控延迟线(voltage-controlled delay line；VCDL)(未显示)所组成。另 外，该DLL电路26具有信号输入端26a，用以由时钟信号源(未显示)接收时 钟信号CLK，及反馈输入端26b，用以接收该输出缓冲器18欲输出至该DDR 存储器12的时钟信号CLK，使得该计数电路20所接收的时钟信号CLK与该 DDR存储器12所接收的时钟信号CLK可通过该DLL电路26的控制而得以同 步。藉此方式，该计数电路20能够正确地计数至时间t1并致能该数据闪控 信号DQS。