[发明专利]基于FPGA的具有并行处理结构的高速伺服控制器

说明书

技术领域

本发明涉及一种伺服控制器，特别是指一种基于FPGA的具有并行处理结构的高速伺服控制器，属于工业自动化控制技术领域，

背景技术

在工业自动化控制领域，现有的伺服控制器大都采用软件实现控制器计算。随着工业控制行业的发展，对伺服控制器的运算速度有了越来越高的要求。然而，由于微处理器运行结构和计算能力的限制，传统伺服控制器在进行控制计算时开销较大，同时，A/D转换、PID控制计算和D/A转换需要顺序执行，造成传统的伺服控制器已经不能满足很多场合对控制速度的要求。

发明内容

本发明的目的是提供一种控制快速、适用范围广的基于FPGA的具有并行处理结构的高速伺服控制器。

本发明的基于FPGA的具有并行处理结构的高速伺服控制器，其特征是包括现场可编程逻辑门阵列(FPGA)，两个A/D转换器，D/A转换器，晶振、键盘模块、显示模块、FLASH存储器、SDRAM存储器和EEPROM存储器，其中现场可编程逻辑门阵列集成有两个A/D转换控制模块，D/A转换控制模块，用于控制计算的核心控制模块，时钟模块，两个双口RAM和软核处理器，两个A/D转换控制模块分别与两个A/D转换器相连，两个A/D转换控制模块的数据输出端分别与核心控制模块的数据输入端相连，核心控制模块的数据输出端与D/A转换控制模块的数据输入端相连，D/A转换控制模块的输出端与D/A转换器的输入端相连，核心控制模块的双口RAM控制端口分别与第一双口RAM和第二双口RAM的一端相连，第一双口RAM和第二双口RAM的另一端分别与软核处理器的双口RAM控制端口相连，键盘模块、显示模块、FLASH存储器、SDRAM存储器和EEPROM存储器分别与软核处理器相应的控制端口相连，晶振的输出端分两路，一路与软核处理器的时钟输入端相连，另一路与时钟模块的时钟输入端相连，时钟模块的四个时钟输出端分别与第一、第二A/D转换控制模块，D/A转换控制模块和核心控制模块的时钟输入端相连。

本发明的工作过程：晶振为软核处理器和时钟模块提供稳定的基本时钟信号，时钟模块对基本时钟信号进行处理，为两个A/D转换控制模块和核心控制模块以及D/A转换控制模块提供各自的时钟信号。第一A/D转换控制模块负责控制第一A/D转换器，获得被控对象的状态信息，包括位置、速度、加速度等；第二A/D转换控制模块负责控制第二A/D转换器，获得被控对象的设定值信息。核心控制模块首先读取第一双口RAM，获取控制器的参数，然后从第一A/D转换控制模块和第二A/D转换控制模块分别获得被控对象状态信息和设定值信息，并根据两者之间的偏差，应用经典的增量式数字PID控制算法，计算出控制量，最后将包括控制量在内的核心控制模块的状态信息写入第二双口RAM。D/A转换控制模块从核心控制模块获得控制量，并控制D/A转换器将控制量输出给调节机构，以调节被控对象的状态。其中，两个A/D转换控制模块、核心控制模块和D/A转换控制模块是流水化并行工作的。当两个A/D转换控制模块控制两个A/D转换器进行第N周期的外部信号采样时，核心控制模块使用第N-1周期的被控对象状态信息和设定值信息进行控制计算，而D/A转换控制模块控制D/A转换器输出第N-2周期的控制量。软核处理器负责完成刷新显示模块输出、读取键盘模块输入和读写两个双口RAM以实现与核心控制模块之间的通讯。软核处理器上所运行的软件存储在FLASH存储器上，软件运行过程中产生的临时数据存储在SDRAM存储器上。EEPROM存储器在控制器掉电时存储控制器参数上。

本发明的高速伺服控制器实现了PID控制计算的硬件化以及A/D转换、控制计算和D/A转换的流水线化并行处理，显著缩短了控制周期；实现了软核处理器对核心控制模块的监控和人机交互。本发明的伺服控制器具有极快的运算速度和高度的灵活性，可广泛应用于工业自动化领域的伺服控制系统中，适用范围广。

附图说明

图1本发明的结构框图；

图2是FPGA内部模块的具体电路示意图；

图3是伺服控制器流水化并行处理示意图；

图4是运行在软核处理器上的程序流程图。

具体实施方式

下面结合附图，对本发明作进一步说明。