[发明专利]上电复位电路

说明书

技术领域

本发明涉及一种上电复位电路。

背景技术

在集成电路芯片中通常都包括一个上电复位电路，其在芯片上电过程 中产生一个复位信号，使芯片中其他部分处于一个确定的初始状态。

图1所示为公知的上电复位电路的原理图。如图1所示，包含电阻R1 和R2串联构成的电阻分压电路，产生与电源电压VDD成一定比例的待检测 电压V1。

其中，V1=R2R1+R2·VDD]]>

后一级的电压比较电路比较V1和NMOS管N1的阈值电压VT1。如果 V1＜VT1，NMOS管N1关断，NMOS管漏极端的电压V2被电阻R3拉高至电源 电压VDD，经过反相器I1后输出的复位信号为低电平；如果V1＞VT1，NMOS 管N1导通，NMOS管漏极端的电压V2被NMOS管N1拉低至地，经过反相器 后输出的复位信号为高电平。当电源电压上升时，上电复位电路会输出一 个由低电平变到高电平的复位信号。

复位信号由低电平变为高电平时电源电压VDD1为

VDD1=R1+R2R2·VT1]]>

检测点电压VDD1小于整个芯片的正常工作电压，芯片在正常电压下工 作时，上电复位电路消耗的电流为：

IDD=VDDR1+R2+VDDR3+RN1]]>

式中RN1是NMOS N1的导通电阻，通常远小于R3，可忽略。因此

IDD=VDDR1+R2+VDDR3]]>

为了降低功耗，R1、R2和R3的电阻值必须很大。假设VDD＝3V，要求 IDD＜1uA，则要求R1+R2＞6MΩ，R3＞6MΩ。在通常的CMOS工艺中，12MΩ的电 阻将会占用非常大的芯片面积。

发明内容

本发明所要解决的技术问题是提供一种上电复位电路，能够采用简单 的电路结构，可以降低工作电流，同时减少所占用芯片的面积。