[发明专利]锁相环及其锁定检测装置和方法

说明书

技术领域

本发明涉及锁相环及其锁定检测装置和方法。

背景技术

锁相环(PLL，Phase Locked Loop)被广泛应用于系统级芯片(SOC，System on Chip)中，以提供精确且稳定的时钟信号。图1为一种锁相环的基本结构， 包括：鉴频鉴相器(PFD，Phase Frequency Detector)11、电荷泵(CP，Charge Pump)12、环路滤波器(LP，Loop Filter)13、压控振荡器(VCO，Voltage Control Oscillator)14和分频器(Divider)15。

鉴频鉴相器11检测参考时钟信号F_ref和反馈时钟信号F_fb的频差和相差，产 生脉冲控制信号UP、DN，并送入电荷泵12；在电荷泵12中脉冲控制信号UP、 DN被转换成电流I_p对环路滤波器13的电容C_p进行充放电，环路滤波器13产生 控制电压V_ctrl送入压控振荡器14；压控振荡器14在控制电压V_ctrl升高时加快输 出时钟信号F_out的振荡频率，在控制电压V_ctrl降低时减慢输出时钟信号F_out的振 荡频率。压控振荡器14的输出时钟信号F_out经过分频器15产生反馈时钟信号 F_fb，整个系统形成一个反馈系统，输出时钟信号F_out的频率和相位被锁定到固 定频率和相位，锁相环进入锁定状态。

锁相环的输出时钟信号是否精确且稳定对系统级芯片中的下一级电路的 工作状况有直接影响，因此，用于检测锁相环的锁定状态的锁定检测装置 (Lock Detector)就十分重要，当锁相环锁定时，锁定检测装置输出有效的锁 定信号(例如数字信号1)至下一级电路，以启动下一级电路工作。

现有的一种锁定检测装置是在一个预设的固定时间内，分别对参考时钟 信号和反馈时钟信号进行计数，若该固定时间内参考时钟信号的计数值与反 馈时钟信号的计数值相同，锁定检测装置输出有效的锁定信号。这种锁定检 测装置的结构虽然简单，但是并不一定能够正确地反映锁相环的锁定状态， 因为在锁定前，反馈时钟信号会不稳定(时快时慢)，如果预设的固定时间 较短，在该固定时间内参考时钟信号的计数值与反馈时钟信号的计数值可能 会相同，但实际上此时锁相环的输出时钟信号还是不稳定的，这样就会产生 锁定状态的误判断问题。为了确保正确检测到锁相环的锁定状态，通常会将 固定时间设置得足够长，这样即使输出时钟信号已经稳定，也需要等待到固 定时间后才会启动下一级电路，因而不能及时地检测到锁相环的锁定状态。

另一种锁定检测装置是比较参考时钟信号和反馈时钟信号的相位，如果 参考时钟信号和反馈时钟信号的相位差在预设范围内(例如500ps～1000ps)， 则输出有效的锁定信号。这种结构的锁定检测装置也有可能会因反馈时钟信 号的不稳定而出现锁定状态的误判断问题。另外，由于分频器的分频数较大 和电荷泵的充放电电流的影响而使得压控振荡器的抖动累加，由此导致即使 输出时钟信号已经稳定，参考时钟信号和反馈时钟信号的相位差仍可能超出 预设范围的问题。

更多有关锁相环的锁定检测装置的结构还可以参考例如申请号为 200580006798.X的中国发明专利申请、专利号为US6320469的美国专利。

发明内容

本发明解决的问题是，提供一种锁相环及其锁定检测装置和方法，以快 速准确地检测到锁相环的锁定状态。

为解决上述问题，本发明提供一种锁相环的锁定检测装置，包括：

第一检测单元，每隔第一预定时间比较参考时钟信号的计数值和反馈时 钟信号的计数值，相等时输出有效的第一预锁定信号；

第二检测单元，在第二预定时间内参考时钟信号的计数值和反馈时钟信 号的计数值相等时，输出有效的第二预锁定信号，所述第二预定时间至少为 所述第一预定时间的2倍；

第三检测单元，在第二预定时间内，若每隔第一预定时间所述第一检测 单元输出的第一预锁定信号都有效，并且所述第二检测单元输出的第二预锁 定信号有效，输出有效的锁定信号。

可选的，所述第一预定时间、第二预定时间为参考时钟信号的周期的整 数倍。