[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，特别涉及在应用变形硅技术的MOS型半导体器件中能够使微细化和晶体管的特性维持并存的非对称侧壁隔离层结构及其制造方法。 

背景技术

使用硅(Si)的CMOS器件技术的发展支撑着今天的电子学产业，目前为了进一步提高性能，仍然以超过迄今为止的速度的速度进行微细化。以工艺学节点表示的Si CMOS器件的时代目前开始65nm节点的大量生产，在开发阶段，将其中心转移至45nm节点。并且，还开始开发作为下一代的32nm节点。这样，随着时代的发展，即，随着微细化的发展，MOSFET的栅极长度缩小为比代表其时代的半间距更小的尺寸，即，缩小为35nm(65nm节点)、25nm(45nm节点)，正在快速接近MOSFET动作的物理限界。 

若如此促进微细化，则仅通过已经变得简单的包含栅极长度的器件尺寸的定标(scaling)，不能提高CMOS器件特性以及电路特性，反而会使其劣化。 

在图1示出伴随着栅极长度定标的电路特性的变化。在未考虑反向电流I_off的增加的理论上的简单定标中，若栅极长度变得微细化，则会使电流密度I_on增加，使延迟时间减少，即，会提高电路速度。但是，在I_off恒定的定标中，从图1的曲线图可知，在栅极长度为40nm以下的区域，延迟时间反而会增大。认为其原因在于，寄生电阻相对于MOSFET的全部电阻所占的比例增大，变成与沟道电阻相同的程度。即，意味着，正在进入不能忽视寄生电阻的影响的区域。但是，即使允许这样的特性劣化，根据芯片尺寸的缩小等要求，随着时代的发展继续缩小器件尺寸是必要且不可欠缺的。 

在上述背景下，在进行栅极长度定标时，作为提高与微细化不同的晶体管特性的技术，开始引入了被称为“技术推进器(technology booster)”的技术。在技术推进器中作为最有希望的技术进行开发的技术是变形硅技术。 变形硅技术是这样的技术，即，通过对CMOS晶体管的沟道区域施加变形，提高载流子的移动性，从而提高晶体管特性。作为对沟道区域施加变形的方法，有如下方法，即，在形成晶体管后覆盖应力膜，或者在源级/漏极区域嵌入晶格常数与硅不同的物质，或者利用栅极的堆积膨胀而挤压沟道，上述方法开始实际应用在产品中。 

目前，变形硅技术作为以低成本改善特性的技术，成为必要且不可欠缺的技术。并且，为了进一步改善CMOS晶体管的特性，要求进一步加强沟道变形程度。 

目前，在广泛使用的基于接触蚀刻阻止层(CESL)(contact etching-stoplayer)的工序感应单轴变形技术中，为了进一步加强沟道变形，有效的方法是提高包含侧壁(SW)宽度的栅极的纵横比。为了使纵横比增大，需要使栅极高度变高或者使SW宽度变小。 

图2中的(a)是表示SW宽度恒定时的、从CESL施加的沟道应力的多栅极高度依存性的曲线图；图2中的(b)示出多栅极高度恒定时的SW宽度依存性。在曲线图中，空心圆圈是沟道长度方向(适宜地简单称为“沟道方向”)上的应力，三角形是与其正交的沟道宽度方向上的应力。从图2中的(a)和图2中的(b)可知，多栅极的高度越高，另外，SW宽度越小，特别使沟道方向上的应力上升，有效地对沟道施加变形。换言之，通过使包含SW宽度为止的栅极的纵横比增大，能够有效地对沟道部施加应力。 

根据这样的理由，为了提高栅极的纵横比，开发缩小SW(最终省略)的技术。但是，SW发挥注入深的SD杂质时的掩模的作用，具有抑制短沟道效应的功能。因此，若简单地减小SW宽度，则使短沟道耐性劣化，从而30nm以下的栅极长度下的动作难以进行。还考虑了在注入SD后缩小SW的方法，但是担心使注入层受损。 

此外，作为与变形Si技术无关的晶体管的非对称SW构成的例子，已知如下方法：与所希望的栅极电极相邻地配置虚拟栅极电极，并控制与虚拟栅极电极之间的距离，由此制造SW宽度不对称的晶体管(例如参照专利文献1)。该方法通过减小源极侧的SW宽度，减小源极侧的低浓度杂质扩散区域的宽度，从而防止电流因寄生电阻而降低，另外，减小漏极侧的低浓度杂质扩散区域的电场，从而提高热载流子耐性。 

另外，还公知如下结构，即，仅将栅极电极的漏极侧的SW做成二层结构的偏斜隔离层结构(例如参照专利文献2)，以及通过将栅极电极的沟道方向上的剖面形状做成如船帆那样的不对称的形状，从而较厚地形成漏极侧的SW的非对称SW结构(例如参照专利文献3)。通过这些结构，抑制短沟道效应。