[发明专利]被破坏低k介电膜层去除的方法

说明书

技术领域

本发明大致上涉及半导体基片处理，更具体地，涉及用于在制 造操作过程中从半导体基片去除被破坏的低k介电膜层的方法和装 置。

背景技术

过去数十年中集成电路(IC)特征不断缩减，从而使IC 芯片的性能大大改进。其结果是芯片器件速度和密度的增加。IC内 电信号的速度取决于单个晶体管的开关时间(晶体管门延迟)以及 晶体管之间的信号传输时间(电阻-电容延迟，或RC延迟)。随着 晶体管特征持续地减小尺寸以及密度不断地增加，曾经影响甚小的 RC延迟目前已开始在芯片性能中扮演重要角色。可通过在互连线 路内使用高传导率的金属以降低阻抗和/或通过在中间级(inter level)介电层内使用低介电常数金属以减小电容，从而降低RC延 迟。除了降低RC延迟之外，低k介电材料可消耗较少的电量并减 少互连特征之间的电容耦合，也称之为串扰(crosstalk)。

具有数种介电常数范围在2.5至4.0之间的可用的低k介 电材料。但是，随着特征尺寸持续减小，需要超低k(ultra-low-k) 介电材料。该超低k介电材料可通过低k介电材料与氟基或碳基化 合物相掺杂而获得，或者通过将孔隙引入分隔互连特征的低k介电 材料而获得。但是，孔隙的引入产生了新的挑战，因为它们影响材 料属性，例如机械强度、热稳定性、以及对不同基片层的粘性，等 等。这些材料属性决定了该材料是否可经受起进一步基片处理的苛 刻条件，例如机械化学抛光(CMP)、线接合(wire-bonding)、封 装，等等。

分隔特征的超低k介电材料可因用于在基片上形成特征 所使用的多种制造操作而受物理和化学破坏，例如CVD、蚀刻、抛 光等，因为该超低k介电材料的材料属性有时会出现折衷。该破坏 可归因于紧接该形成特征的超低k介电层部分的碳含量的耗尽，从 而导致了介电层内介电常数的增加。该介电常数的增加可导致RC 延迟。

综上所述，需要可确保处理的集成方案，同时可达到有 效地去除任何被破坏的低k介电膜层。

发明内容

本发明通过提供一种改进的用于从基片的低k介电膜层 去除被破坏材料的方法和装置，满足了该需要。应当理解，本发明 可通过多种方式实施，包括作为装置和方法。以下将描述本发明的 数个创新的实施方式。

在一个实施方式中，披露了一种从基片的低k介电膜层 去除被破坏材料的方法。该方法包括识别控制化学制剂，该控制化 学制剂配置为有选择地从该低k介电膜层去除该被破坏材料，该被 破坏材料位于一个区域，在该区域内透过该低k介电膜层形成特征。 该方法进一步包括建立多个处理参数，以表征将被去除的该被破坏 材料的多个方面；以及将该控制化学制剂应用到该低k介电膜层， 基于所建立的该被破坏材料的处理参数限定该控制化学制剂的应 用，从而从围绕该特征的区域大体上去除该被破坏材料，并且围绕 该特征的该区域大体上由该低k介电膜层的低k特性限定。

在另一个实施方式中，披露了一种从基片的低k介电膜 层去除被破坏材料的系统。该系统包括基片支撑设备，用于接收和 支撑该基片；以及控制输送机构，用于将控制化学制剂应用到该低 k介电膜层，基于该被破坏材料的处理参数限定该控制化学制剂的 应用，从而从围绕该特征的区域大体上去除该被破坏材料，并且围 绕该特征的该区域大体上由该低k介电膜层的低k特性限定。该控 制化学制剂被识别，用于有选择地去除形成在一个区域内的该被破 坏材料，在该区域内透过该低k介电膜层形成特征，并且该多个处 理参数表征该被破坏材料的多个方面。

附图说明

通过以下描述并结合附图，本发明可被最佳地理解。这 些附图不应用于将本发明局限于优选的实施方式，而仅用于解释和 理解本发明。

图1A是显示出在形成于低k介电膜层内的特征周围的 区域内被破坏材料的简化示意图。

图1B和1C显示了本发明一个实施方式里，在光刻操作 过程中围绕特征的区域内被破坏材料、以及控制化学制剂已被应用 后所得到特征的简化示意图。

图2A是显示出透过低k介电膜层所形成的多个特征的 简化示意图。

图2B显示了本发明一个实施方式中的低k介电膜层的组 成。