[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件，特别地，涉及一种DMOS(Diffused MOS)型的晶体管。

背景技术

DMOS型的MOS晶体管具有高的源·漏极耐压、高的栅极耐压，被广泛地应用于LCD驱动器等各种驱动器和电源电路等中。特别地，近年来，需要具有高的漏极耐压(BVds)并且具有低的导通电阻的高耐压MOS晶体管。

图8是表示在同一半导体衬底上混载N沟道型DMOS晶体管100和P沟道型MOS晶体管101的结构的剖面图。

在P型半导体衬底102的表面之上，形成N型外延层103。在外延层103和半导体衬底102底部的交界面处，形成N+型埋置层104。此外，外延层103被使P型杂质扩散的绝缘分离层105分隔成多个区域。在同一图中，具有第1分离区域106和第2分离区域107。

在外延层103内重叠上分离层105a和下分离层105b，一体化地构成绝缘分离层105。通过自外延层103的上面向下方扩散硼等P型杂质来形成上分离层105a。另一方面，通过自半导体衬底102的底部侧向上方扩散硼等P型杂质来形成下分离层105b。

在第1分离区域106的外延层103中，形成DMOS晶体管100。在外延层103上隔着栅极绝缘膜108形成栅极109。此外，在外延层103的表面之上，形成P型体层110，在体层110的表面之上，邻接栅极109的一端，形成N+型的源极层111。此外，在外延层103的表面之上，形成与栅极109的另一端邻接的N+型的漏极层112。

外延层103和源极层111之间的体层110的表面区域是沟道区域CH。此外，邻接源极层111，形成体层110的电位固定用的P+型的电位固定层113。

此外，在第2分离区域107中，形成由在外延层103的表面上形成的源极层114及漏极层115和隔着栅极绝缘膜116在外延层103上形成的栅极117构成的P沟道型MOS晶体管101。

再有，本发明的关联技术被记载在以下的专利文献中。

专利文献1 JP特开2004-39774号公报

在上述现有的DMOS晶体管100的结构中，外延层103具有作为漏极区域的功能。即，将漏极层112和外延层103设定成等电位。为此，在由上述那样的绝缘分离层105包围的一个分离区域中，就限制了能够与DMOS晶体管100混载的元件。例如，不能在一个分离区域中形成DMOS晶体管100和上述的P沟道型MOS晶体管101两者。此外，在一个分离区域内也不能形成DMOS晶体管100和与其相反导电类型(P沟道型)的DMOS晶体管。

但是，近年来，正希望半导体器件的微细化·高集成化。例如，存在一种在一个分离区域内作为高电源电压(Vdd1)利用200伏、作为低电源电压(Vss1)利用190伏，在其它的分离区域内作为高电源电压(Vdd2)利用10伏、作为低电源电压(Vss2)利用0伏这样的在各个分离区域中使用的电压不同的情形。在这种情况下，如果是现有的结构，就要通过绝缘分离层105形成多个分离区域，其结果就会增大芯片面积。

发明内容

因此，本发明的一个目的在于，在含有DMOS晶体管的半导体器件中减小芯片面积。

此外，希望一种导通电阻(源·漏间电阻)变小、电流驱动能力高的DMOS晶体管。本发明的另一个目的在于，提供一种具有高的源·漏极耐压且低导通电阻、电流驱动能力高的DMOS晶体管。

本发明的主要特征如下。即，本发明的半导体器件的特征在于，包括：在第1导电类型的半导体层的表面上形成的、具有元件分离功能的第2导电类型的阱层；以及在上述阱层内形成的DMOS晶体管，上述DMOS晶体管包括：包含在上述阱层的表面上形成的沟道区域的第2导电类型的体层；在上述体层的表面上形成的第1导电类型的源极层；在上述体层的一部分上隔着栅极绝缘膜形成的栅极；在上述阱层的表面上形成的第1导电类型的漏极层；在上述栅电极的下方形成的、用于降低导通电阻的第1导电类型的第1扩散层。再有，在此所谓的第2导电类型是与第1导电类型相反的导电类型。

此外，本发明的半导体器件的特征在于，还包括在上述阱层的表面上，邻接上述栅极的上述漏极层侧的端部形成的、比上述第1扩散层的浓度更高的第1导电类型的第2扩散层。

此外，本发明的半导体器件，其特征在于，上述第2扩散层形成得比上述第1扩散层更深。

此外，本发明的半导体器件，其特征在于，包括与上述漏极层重叠、比上述漏极层形成得更深的第2导电类型的第3扩散层。