[发明专利]一种制作MOS器件的方法

说明书

技术领域

本发明涉及半导体器件制作领域，尤其涉及可降低漏/源处电容的制作MOS器件的方法。

背景技术

随着超大规模集成电路技术的发展，要求集成电路模块运行速度越快越好，同时会期望整个电路系统的功耗较小。这点在便携式电子产品的芯片设计上体现得尤为明显。

从集成芯片的晶体管级角度考虑，减小集成芯片输出模块每个晶体管的输出负载可有效提高集成芯片的运行速度和降低集成芯片的功耗。其中较大的电容负载是输出负载减小的很大阻碍。而MOS器件的漏/源电容是集成器件中普遍存在的负载电容。请参阅图1，集成电路中所有MOS器件均是制作在同一片硅衬底上101上，通过阱注入离子步骤形成阱102，通过漏/源注入步骤形成漏/源区103，通过阈值注入离子步骤控制栅极104阈值电压大小。如图1所示的MOS管结构会存在漏/源与阱之间的电容105，采用符号C_j0表示。C_j0也就是集成器件中普遍存在的负载电容。因此，在不影响器件其它性能的情况之下，降低MOS器件漏/源处电容C_j0，可直接降低集成芯片输出的负载电容，有效提高MOS管工作频率，降低集成芯片的静态/动态功耗。

随着MOS器件技术节点不断向小尺寸发展，为了控制越来越严重的器件的短沟道效应，许多重要的生产工艺参数都要做一定的缩放比例。一般来说，器件的沟道和阱的离子注入浓度随特征尺寸的变小要相应增加，而离子注入能量要相应变小，而这样都会导致在所以导致漏/源与和衬底阱PN结处的杂质离子浓度变高，从而C_j0变的更大。而在实际应用中，小的C_j0一直是一个重要的技术指标，尤其在便携式的设备当中。采用现有的阱离子注入缩放比例的方法现有集成电路MOS器件的制作方法难以制得小的漏/源电容MOS器件。因而会导致以此器件设计的整个集成电路器件的负载电容较大工作频率偏低、静态和高频应用时的功耗都偏大。为了满足实际应用的要求，必须要降低C_j0。

发明内容

本发明的目的在于提供一种制作MOS器件的方法，可有效降低MOS管漏/源处和阱之间的电容，解决其以该MOS器件组成的集成电路工作频率低和功耗大的问题。

为了达到上述的目的，本发明的制作MOS器件的方法，所述MOS器件的制作包括阱注入步骤和阈值注入步骤，其中，阱注入步骤中注入离子能量大于预设离子能量，及阈值注入步骤采用扩散系数小于阱注入离子的扩散系数的离子进行注入，所述预设离子能量为320～340KeV。MOS器件为PMOS器件，阱注入离子为磷时，阈值注入离子采用扩散系数相对磷的扩散系数小的砷或锑。阱注入离子为磷时，阱注入离子能量为380～450KeV。MOS器件为NMOS器件，阱注入离子为硼时，所述阈值注入采用扩散系数相对硼的扩散系数小的铟。

与现有集成MOS器件制作方法相比，该方法通过提高阱注入离子能量可降低漏/源与阱之间PN结靠近阱一侧的杂质离子浓度，阈值注入采用扩散系数小的离子可降低漏/源与阱之间PN结靠近漏/源一侧的杂质离子浓度，因此可有效降低漏/源与阱之间PN结两侧离子浓度，从而降低漏/源处PN结电容和漏电流，最终降低MOS器件负载电容，提高器件的工作频率，降低其静态和动态的功耗。

附图说明

通过以下实施例并结合其附图的描述，可以进一步理解本发明的目的和特点。其中，附图为：

图1是MOS漏/源电容示意图。

图2是离子浓度随n阱深度变化分布图。

图3是常规制作MOS器件漏/源PN结两侧浓度一维示意剖面图。

图4是提高阱注入离子能量MOS器件漏/源PN结两侧浓度分布一维示意剖面图。

图5是本发明MOS器件漏/源PN结两侧浓度分布一维示意剖面图。

图6是PMOS器件漏/源电容随n阱注入能量变化图。

具体实施方式

以下对本发明制作MOS器件的方法作进一步详细描述。

本发明实施例以65nm的工艺在p型衬底上制作n阱PMOS管为例，制作MOS器件方法包括在提供的衬底上进行阱注入、阈值注入和漏/源注入。漏/源注入离子浓度随n阱深度变化请参阅图2中曲线1。