[发明专利]用以避免NMOS组件承受过高电压的保护电路

说明书

技术领域

本发明涉及保护电路，特别涉及一种用以避免NMOS组件承受过高电压的保护电路。

背景技术

近年来由于集成电路技术的进步，CMOS晶体管组件的尺寸不断缩小。为了配合小尺寸组件的特性，并降低CMOS晶体管组件消耗的功率，供应给CMOS晶体管组件的电源电压通常也会随着组件的尺寸下降。

然而，较早生产的集成电路芯片仍采用较高的供应电压(例如5V)。为了配合这些采用较高的供应电压的电路，采用较低的供应电压(例如3.3V或1.8V)的电路必须利用特殊的电路架构作为高低电压间的接口电路。请参阅图1，图1是现有技术中一接口电路的实施例。

如图1所示，一串联NMOS晶体管NC串接于NMOS组件ND和一外部电压源VEXT之间。晶体管NC的栅极通常耦接至其所属的集成电路的内部电压源VINT。晶体管NC的作用在于提供其漏极和源极之间的跨压，以避免NMOS组件ND直接承受外部电压源VEXT可能造成的过高电压。

以外部电压源VEXT的电压为5V且内部电压源VINT的电压为3.3V为例。晶体管NC的源极电压通常低于栅极的电压，且其电压差为晶体管NC本身的临限电压(threshold voltage)。因此，当晶体管NC的栅极电压为3.3V，晶体管。NC的源极电压会约等于2.3V。在这个情况下，晶体管NC的漏极和源极间的跨压为2.7V。由于此跨压仍在晶体管NC能承受的范围内，晶体管NC并不会遭遇过高电压的问题，因此可发挥保护组件ND的功能。

然而，如果外部电压源VEXT的电压为5V，内部电压源VINT的电压降低为1.8V，晶体管NC的源极电压将约等于1V，晶体管NC的漏极和源极间的跨压则为4V。在这个情况下，晶体管NC就很可能因过高的电压受到破坏，并因而丧失保护组件ND的作用。

发明内容

为解决上述问题，本发明提供一种保护电路。在本发明的保护电路中，供应至晶体管NC的栅极的电压与外部/内部电压源的电压相关。更明确说，该电压会随着外部/内部电压源的电压变化被适当地调整。借此，本发明的保护电路能够令晶体管NC维持在正常的工作状态，进而保护组件ND免于承受因外部电压源造成的过高电压。

本发明的一较佳实施例为一针对NMOS组件的保护电路，其中包含一串联NMOS晶体管和一调整电路。该串联NMOS晶体管串接于该NMOS组件与一外部电压源之间。该调整电路耦接至该外部电压源、一第一内部电压源，以及该串联NMOS晶体管的一栅极，并用以根据该外部电压源和该第一内部电压源的电压，调整该串联NMOS晶体管的该栅极的电压，借此保护该NMOS组件免于承受因该外部电压源造成的一过高电压。

附图说明

为了让本发明的上述和其它目的、特征和优点能更明显易懂，下面将结合附图对本发明的较佳实施例详细说明：

图1是现有技术中一接口电路的实施例；

图2为本发明的保护电路的示意图；以及

图3A、图3B、图4以及图5是本发明的调整电路的较佳实施例。

具体实施方式

本发明的一较佳实施例为一针对NMOS组件的保护电路。请参阅图2，图2为该保护电路的示意图。在此实施例中，保护电路20用以避免NMOS组件ND承受过高的电压，其包含一串联NMOS晶体管NC和一调整电路22。

晶体管NC串接于组件ND与一外部电压源VEXT之间。调整电路22则耦接至该外部电压源VEXT、一第一内部电压源VINT，以及晶体管NC的栅极，并用以根据外部电压源VEXT和第一内部电压源VINT的电压，调整晶体管NC的栅极的电压。

根据本发明，当外部电压源VEXT的电压小于或等于第一内部电压源VINT的电压，调整电路22可令晶体管NC的栅极的电压约等于第一内部电压源VINT的电压。当外部电压源VEXT的电压高于第一内部电压源VINT的电压，调整电路22则可适度调高晶体管NC的栅极的电压，以缩小晶体管NC的漏极与源极间的跨压。借此，调整电路22可避免晶体管NC因过高电压受到破坏。保护电路20进而能够保护组件ND免于承受因外部电压源VEXT造成的过高电压。

以第一内部电压源VINT的电压为1.8V为例。若外部电压源VEXT的电压为0～1.8V，调整电路22可令晶体管NC的栅极的电压为1.8V。相对地，若外部电压源VEXT的电压为1.8～5V，则调整电路22可将供应给晶体管NC的栅极的电压提升为1.8V～3.3V，此时晶体管NC的栅极的电压和外部电压源VEXT的电压具有一比例关系。