[发明专利]用以避免NMOS组件承受过高电压的保护电路

权利要求书

1.一种用以避免一NMOS组件承受过高电压的保护电路，其特征在于，包含：

一串联NMOS晶体管，串接于所述NMOS组件与一外部电压源之间；以及

一调整电路，耦接至所述外部电压源、一第一内部电压源，以及所述串联NMOS晶体管的一栅极，用以根据所述外部电压源和所述第一内部电压源的电压，调整所述串联NMOS晶体管的所述栅极的电压，借此保护所述NMOS组件免于承受因所述外部电压源造成的一过高电压，其中所述调整电路包含一分压器，所述分压器耦接于所述外部电压源和一第二内部电压源之间，当所述外部电压源的电压高于所述第一内部电压源的电压，所述分压器将一分压提供给所述串联NMOS晶体管的所述栅极。

2.如权利要求1所述的保护电路，其特征在于：所述调整电路进一步包含一第一PMOS晶体管，所述第一PMOS晶体管的一栅极耦接至所述第一内部电压源，所述第一PMOS晶体管的一源极耦接至所述外部电压源，并且所述第一PMOS晶体管的一漏极耦接至所述分压器。

3.一种用以避免一NMOS组件承受过高电压的保护电路，其特征在于，包含：

一串联NMOS晶体管，串接于所述NMOS组件与一外部电压源之间；以及

一调整电路，耦接至所述外部电压源、一第一内部电压源，以及所述串联NMOS晶体管的一栅极，用以根据所述外部电压源和所述第一内部电压源的电压，调整所述串联NMOS晶体管的所述栅极的电压，借此保护所述NMOS组件免于承受因所述外部电压源造成的一过高电压，其中所述调整电路包含一分压器，所述分压器耦接于所述外部电压源和所述第一内部电压源之间，当所述外部电压源的电压高于所述第一内部电压源的电压，所述分压器将一分压提供给所述串联NMOS晶体管的所述栅极。

4.如权利要求3所述的保护电路，其特征在于：所述调整电路进一步包含一第一PMOS晶体管，所述第一PMOS晶体管的一栅极耦接至所述第一内部电压源，所述第一PMOS晶体管的一源极耦接至所述外部电压源，并且所述第一PMOS晶体管的一漏极耦接至所述分压器。

5.一种用以避免一NMOS组件承受过高电压的保护电路，其特征在于，包含：

一串联NMOS晶体管，串接于所述NMOS组件与一外部电压源之间；以及

一调整电路，耦接至所述外部电压源、一第一内部电压源，以及所述串联NMOS晶体管的一栅极，用以根据所述外部电压源和所述第一内部电压源的电压，调整所述串联NMOS晶体管的所述栅极的电压，借此保护所述NMOS组件免于承受因所述外部电压源造成的一过高电压，其中所述调整电路包含一开关与一第二PMOS晶体管，所述开关耦接于所述外部电压源和所述第二PMOS晶体管的一栅极之间，第二PMOS晶体管的一源极耦接至所述第一内部电压源，第二PMOS晶体管的一漏极耦接至所述串联NMOS晶体管的所述栅极，当所述外部电压源的电压低于所述第一内部电压源的电压，所述开关令所述第二PMOS晶体管导通。

6.如权利要求5所述的保护电路，其特征在于：所述开关包含耦接为一传输门形式的一第三PMOS晶体管和一第一NMOS晶体管，所述第三PMOS晶体管的一栅极和所述第一NMOS晶体管的一栅极皆耦接至所述第一内部电压源。

7.如权利要求5所述的保护电路，其特征在于：所述调整电路进一步包含一第二NMOS晶体管和一第三NMOS晶体管，所述第二NMOS晶体管的一栅极耦接至所述串联NMOS晶体管的所述栅极，所述第二NMOS晶体管的一漏极耦接至所述第二PMOS晶体管的一栅极，所述第二NMOS晶体管的一源极耦接至所述第三NMOS晶体管的一漏极，并且所述第三NMOS晶体管的一源极和一栅极皆耦接至一第二内部电压源。

8.如权利要求1、3、5中任一项所述的保护电路，其特征在于：所述外部电压源与所述调整电路之间耦接有一静电防护电阻。