[发明专利]绝缘体上硅FET及其方法

说明书

技术领域

本发明的实施例通常涉及晶体管，更具体而言，涉及包括比沟道区域浅的源极/漏极区域的绝缘体上硅(SOI)场效应晶体管(FET)。

背景技术

常规的绝缘体上硅(SOI)场效应晶体管(FET)使用覆盖绝缘材料层例如掩埋氧化物或介质层的相对薄的半导电材料层例如硅。相对薄的半导体层通常是制造有源器件例如FET的区域。在高性能SOI逻辑器件中，在SOI衬底的相对薄的硅区域内构建逻辑器件例如FET以最小化源极和漏极电容。

完全耗尽SOI FET器件可以表现出大的阈值电压变化。SOI的厚度以及作为常规器件制造技术的结果的沟道长度变化影响阈值电压变化。

经常将SOI FET区分为当硅膜比最大栅极耗尽区厚度厚时的部分耗尽(PD)，和当硅膜足够薄使得在达到阈值电压条件之前耗尽整个膜时的完全耗尽(FD)。由于现有技术的缩放趋于减薄SOI厚度，部分耗尽SOI器件正被推向越来越接近完全耗尽的模式。

合理设计的晕圈(halo)注入可以产生器件以便使短沟道器件中的整个沟道掺杂浓度较高，当漏极电压高时导致更有用的阈值电压。因此器件可以操作在更短的沟道长度下。然而由于因为在短沟道长度器件中高晕圈掺杂浓度和掺杂波动效应支配着阈值变化，所以结泄露电流太高缘故，该方法难于进一步扩展。

例如，改善一个参数例如阈值电压(Vt)可以导致各种其它参数例如电阻(R_串联)或结电容(Cj)的退化。很多实例在其中做出尝试以最小化在高速半导体器件的各种参数之间的折衷。

例如，在此引作参考的美国专利申请号2006/0001095A1，教导了一种产生超薄体、完全耗尽的SOI MOSFET的方法，其中SOI厚度随栅极长度的变化而改变；从而，最小化典型地由SOI厚度所引起的阈值电压变化。该方法使用替代栅极方法，其中在凹入的沟道的形成期间注入氮以选择性地推迟氧化作用。在此引作参考的美国专利申请号20050110079A1，也教导了一种形成双栅极FET的方法。

此外，在此引作参考的美国专利申请号2005/0189589A1，教导了一种混和体/SOI FET，其中晶体管被形成在半导体材料层的表面处并包括在半导体材料层的表面上形成的栅极结构和在与该晶体管的栅极结构对准的半导体材料层内的不连续的材料的膜。

在此引作参考的美国专利5,376,578A，教导了一种形成其中源极、漏极和隔离区域均凸起在单晶硅的表面之上的FET的方法，其包括以下步骤：淀积包括栅极氧化物和一组栅极层的均厚栅极叠层，然后在栅极叠层中使用栅极氧化物作为蚀刻停止层而蚀刻的孔中淀积隔离构件。

发明内容·

考虑以上所述，本发明的一个实施例提供了一种具有浅源极和漏极区域、深沟道区域和栅极叠层的FET。所述FET结构还包括延伸通过所述沟道区域的整个深度的晕圈或袋(pocket)注入。本发明的所述方面是有利的因为所述沟道的晕圈和阱掺杂(well doping)的一部分比源极/漏极深度深，由此获得更好的阈值电压和工艺控制。

本发明的另一实施例涉及一种半导体器件，其包括栅极叠层和比沟道区域浅的源极和漏极区域，还包括背栅极。本发明的所述实施例的所述背栅极位于居于所述源极和漏极区域以及沟道区域之下的介质层之下并在第二介质层之上。在所述源极和漏极区域之下的所述介质层实际上延伸经过所述背栅极层并与所述第二介质层接触。当与这里的所述详细的说明和附图相结合考虑时，将更好地理解本发明的这些方面。

在本发明的另一实施例中，所述FET结构的所述栅极叠层是自对准的以便所述栅极叠层的边缘与所述沟道区域的边缘基本一致。此外，在具有背栅极的结构中，所述背栅极是自对准的以便所述背栅极的垂直边缘，虽然不是与正栅极和沟道基本上一致的边缘，但是与所述正栅极和沟道的垂直边缘对准。

本发明的其它方面涉及一种用于制造具有不同深度的源极和漏极区域以及沟道区域的器件的方法。在用于形成所述栅极叠层的本方法的一个实施例中是自对准的。在用于形成所述栅极叠层的本方法的另一实施例中不是自对准的。

当结合随后的说明和附图考虑时，将更好地了解和理解本发明的实施例的这些和其它方面。应该理解，随后的说明，虽然示出了本发明的优选的实施例和其大量的具体细节，然而，给出该说明是为了示例而不是限制。在本发明的实施例的范围内可以做出很多改变和修改而不背离其精神，因此本发明的实施例包括所有这样的修改。

附图说明

通过下列详细的说明并参考附图，将可以更好地理解本发明的实施例，其中附图为：