[发明专利]采用重掺杂基底的传导基底、逆沟槽和源极接地的场效应晶体管结构

说明书

技术领域

本发明涉及一种半导体功率器件，特别涉及一种逆沟槽的和源极接地的 场效应晶体管(FET)结构，该FET结构包含采用重掺杂P+基底的传导基底。

背景技术

对于包含源极电感的FET、金属氧化物半导体场效应晶体管(MOSFET) 和接面场效电晶体(JFET)等半导体功率器件，常规技术对于进一步降低其 源极电感面临一些技术困难和局限性。尤其是，本领域的技术人员对于减小 源极电感面临技术挑战。同时，因为越来越多的功率器件应用要求这些器件 具有高效率、高增益和适应高频率的功能，对于半导体功率器件这些不断增 长的需求都要求减小其源极电感。一般来说，取消半导体功率器件包内的焊 接线就能减小源极电感。通过配置半导体基底作为源极来连接半导体功率器 件，做了许多努力来取消焊接线。这类办法也有困难，因为在通常的垂直式 半导体功率器件中是将漏极安排在基底上的。参照图1A和1B所分别表示的 带槽沟的和平面的双扩散金属氧化物半导体(DMOS)器件，这两类垂直式 功率器件采用基底作为漏极，其中的电流从源极流到下面设置在基底的底上 的漏极区域。在器件包装工艺中对于顶上的源电极的电连接通常需要焊接线， 这样就增加了源极电感。

在一些应用中可用别的包装技术，例如倒装芯片的包装法。然而，对垂 直式DMOS采用倒装芯片的配置就将漏极接点带到顶面上。将漏极接点和栅 极垫片二者都设置在顶面上就使得管芯变大，导致工艺复杂和成本增大的缺 点。而且，要在器件顶面形成焊球或焊柱就会额外增大工艺成本，对于互补 金属氧化物半导体(CMOS)或横向扩散金属氧化物半导体(LDMOS)类型 的平面器件尤其如此。

参照图1C，由Seung-Chul Lee等人在Physica Cripta T101，pp.58-60，2002 所披露的新型垂直式沟道LDMOS器件，图示为标准的垂直式带槽沟的 DMOS结构，其中漏极接点设置在顶面边缘上，而源极仍设在活性区顶面。 然而，这个器件中顶上的漏极接点所需的横向间隔造成单元横距变大的局限 性。除了单元横距变大的局限性，带有槽沟的FET一般还有制造成本的问题， 由于制备带槽沟的FET所需的工艺条件并非所有的铸造工场都有的，这就提 高了制造成本。由于这样的缘故，将功率器件实施成横平式器件并采用平面 栅极也是合乎需要的。

已经披露了几种带有接地的基底和源极的横平式DMOS器件。横平式 DMOS器件通常包括连接顶上的源极到P+基底之间的P+陷阱区(或者代之 以槽沟)。由于陷阱或槽沟要占据空间，陷阱区域或槽沟使得单元横距增大。 参见图1D所示G.Cao等人发表的器件的截面图(“Comparative Study of Drift Region Designs in RF LDMOSFETs”，IEEE Electron Devices，August 2004，pp 1296-1303)。以及Ishiwaka O等人的文章(“A 2.45GHz power LdMOSFET with reduced source inductance by V-groove connections”，International Electron Devices Meeting.Technical Digest，Washington DC，USA，1-4 Dec.1985，pp. 166-169)。Leong尝试了在P+和P-epi二层的界面上用埋层来减少横向扩散 从而减小横距(US Patent 6372557，Apr.16，2002)。在D’Anna and Hébert(US Patent 5821144，Oct 13，1998)和Hébert(US Patent 5869875，Feb.9，1999， “Lateral Diffused MOS transistor with trench source contact”)二专利中披露的器 件中通过将源极陷阱或者槽沟设置在该结构的外周来减小单元横距。然而在 这些文件中，图示器件的大多数采用同一种金属作源极/体极接点区域和栅极 屏蔽区域，而某些器件采用了第二种金属来作漏极和栅极屏蔽区域。这些配 置中的横向扩散增大了水平面上的漂移长度，一般会有大的单元横距。大的 单元横距会使通态电阻大，通态电阻是电阻和器件面积的函数。大的单元横 距引起器件尺寸变大，包的尺寸也变大，于是使得器件的成本增大。