[发明专利]芯片的和晶片的工艺测试方法与集成电路结构

说明书

技术领域

本发明涉及一种芯片的工艺测试方法、晶片的工艺测试方法以及集成电路结构。

背景技术

在集成电路(Integrated Circuit，IC)蓬勃发展的今日，元件缩小化与集成化是必然的趋势，也是各界积极发展的重要课题。因此，在集成电路或芯片的制造过程中，不管是在哪一个阶段的工艺，对集成电路或芯片进行电性能的测试都是必须的。

在集成电路的开发过程中，经常需要改变工艺条件以决定最佳工艺参数值或元件参数值，来提高集成电路制造的合格率。因此，在研究和开发以及生产设备中的工程实验(Design Of Experiment，DOE)中，需要使单一晶片用于一实验中每一资料点上。若研发者希望使用多个不同参数值进行实验，则需要等于不同参数值的数目的多个晶片。而晶片(特别是大直径的晶片)的成本在使工艺和元件参数最佳化时是很昂贵的。以上述的工程实验对晶片进行测试，将会花费较多的时间和成本。

另外，在半导体工艺中，有许多因素影响制造出来的产品是否可用，因此在设计电路时，必需考虑配合生产完成后的测试需求，预先加入测试点或测试结构。当晶片制造完成后，根据预订的测试项目进行晶片量测方法(Wafer Acceptance Testing，WAT)的数据测试，由测试的结果可评估在工艺中可能发生的问题。

现有技术的做法是在每一个批次(Lot)的产品中做抽样(Split)测试，即在一个批次的产品中抽选出一定比例的样品，进行所有项目的测试，再依据测试结果分析在工艺中可能发生的问题，并且使用统计的方法将结果推展至同一批次的所有产品上。

然而，上述的抽样测试，若是在比较差的分批条件下进行测试，则会造成合格率的损失。而在工艺中基线(Baseline)改变，也可能使得工艺窗口(Process Window)飘移，则必须另外进行测试。另外，上述的工程实验和晶片测试方法，是在晶片制作完成后才进行测试，若是工艺中发生异常，则无法立即做改善，而需要等待测试结果出来后，才能另行失败性分析或位移的工程实验。所以在这些情形下，将会花费更多的测试时间。因此，快速且精确的测试方法就更加需要。

发明内容

本发明提供一种集成电路的电路结构，可快速有效的分析产品各参数的合格率特性并回馈至工艺改善，进而达到快速合格率提升的目的。

本发明提出一种芯片的工艺测试方法，而此芯片的电路布局至少具有第一阵列单元和第二阵列单元。此工艺测试方法包括：第二阵列单元和第一阵列单元相互连接，且具有一连接面，第二阵列单元沿着连接面位移预设距离。比较第一阵列单元和第二阵列单元的电气特性，以评估上述芯片的合格率。

本发明再提出一种晶片的工艺测试方法，而此晶片的电路布局具有多个芯片，且每一个芯片具有多个阵列单元。此工艺测试方法包括：位移前和位移后的阵列单元之间具有一连接面，这些阵列单元其中至少部分沿着此连接面位移一预设距离。比较位移前和位移后的每一阵列单元的电气特性，以评估上述晶片的合格率。

本发明提供一种集成电路结构，适用于晶片的电路布局。此集成电路结构至少包括第一阵列单元和第二阵列单元。第二阵列单元和第一阵列单元相互连接，且具有一第一连接面。其中，第二阵列单元沿着第一连接面位移一预设距离。

本发明藉由位移集成电路结构中的阵列单元，再比较位移前和位移后的阵列单元的电气特性，并经由上述的比较结果，即可评估相关合格率与该工艺位移因子的相关性与容忍度(tolerance)，进而获得工艺目标(target)是否已最佳化的结果。因此，本发明可加快合格率特性分析的速度并有效调整相关工艺，达到快速提升合格率的目的。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1绘示为本发明一实施例的集成电路结构的布局图。

图2绘示为本发明一实施例的晶片的工艺测试方法的流程图。

图3绘示为本发明一实施例的集成电路结构的布局图。

图4绘示为本发明一实施例的集成电路结构的布局图。

图5绘示为本发明一实施例的芯片的阵列矩阵的示意图。

附图标记说明

110：阵列单元

S210～S230：本发明实施例的晶片的工艺测试方法的各步骤

300、400：集成电路结构

310、410：第一阵列单元

320、420：第二阵列单元

430：第三阵列单元

500：芯片的阵列矩阵