[发明专利]芯片的和晶片的工艺测试方法与集成电路结构

权利要求书

1.一种芯片的工艺测试方法，而该芯片的电路布局至少具有一第一阵列单元和一第二阵列单元，该方法包括：

该第二阵列单元和该第一阵列单元相互连接，且具有一连接面，该第二阵列单元沿着该连接面位移一预设距离；以及

比较该第一阵列单元和该第二阵列单元的电气特性，以评估该芯片的合格率。

2.如权利要求1所述的芯片的工艺测试方法，其中比较该第一阵列单元和该第二阵列单元的电气特性的步骤更包括：

将该第一阵列单元和该第二阵列单元进行电气特性测试。

3.如权利要求1所述的芯片的工艺测试方法，其中该预设距离为5纳米。

4.如权利要求1所述的芯片的工艺测试方法，其中该芯片的电路布局用于一90纳米工艺。

5.如权利要求1所述的芯片的工艺测试方法，其中该芯片的电路布局用于光刻工艺的一关键尺寸。

6.一种晶片的工艺测试方法，而该晶片的电路布局具有多个芯片，且每一所述芯片具有多个阵列单元，该方法包括：

位移前和位移后的阵列单元之间具有一连接面，所述阵列单元其中至少部分沿着该连接面位移一预设距离；

比较位移前和位移后的所述阵列单元的电气特性，以评估该晶片的合格率。

7.如权利要求6所述的晶片的工艺测试方法，其中比较位移前和位移后的所述阵列单元的电气特性的步骤更包括：

将位移前和位移后的所述阵列单元进行电气特性测试。

8.如权利要求6所述的晶片的工艺测试方法，其中所述阵列单元是以阵列方式排列。

9.如权利要求6所述的晶片的工艺测试方法，其中该预设距离为5纳米。

10.如权利要求6所述的晶片的工艺测试方法，其中该晶片的电路布局用于一90纳米工艺。

11.如权利要求6所述的晶片的工艺测试方法，其中该晶片的电路布局用于光刻工艺的一关键尺寸。

12.一种集成电路结构，适用于一晶片的电路布局，该集成电路结构包括：

一第一阵列单元；

一第二阵列单元，该第二阵列单元和该第一阵列单元相互连接，且具有一第一连接面，其中该第二阵列单元沿着该第一连接面位移一预设距离。

13.权利要求12所述的集成电路结构，更包括：

一第三阵列单元，该第三阵列单元和该第二阵列单元相互连接，且具有一第二连接面，其中该第三阵列单元沿着该第二连接面位移该预设距离。

14.如权利要求13所述的集成电路结构，其中该第一阵列单元、该第二阵列单元和该第三阵列单元是以阵列方式排列。

15.如权利要求12所述的集成电路结构，其中该预设距离为5纳米。

16.如权利要求12所述的集成电路结构，其中该晶片的电路布局用于一90纳米工艺。

17.如权利要求12所述的集成电路结构，其中该晶片的电路布局用于光刻工艺的一关键尺寸。