[发明专利]用于形成半导体器件的方法

说明书

本申请要求在2006年9月13日提交的韩国专利申请号No.10-2006-0088423的优先权，在此并入其全部内容作为参考。

技术领域

本发明涉及用于形成半导体器件的方法，尤其涉及一种能够防止在半导体器件中产生鸟喙现象的用于形成半导体器件的方法。

背景技术

为了使功率消耗最小以及可靠性最高，半导体器件可以使用3.3V或更小的电压作为电源电压。然而，在单系统中半导体器件可以连接到其它的外围设备。由于外围设备可以使用5V或以上的电压作为电源，所以半导体器件可以包括用于支持从外部部分接受到的高输入电压的高压元件。

高压元件可以具有与MOS元件(即，低压元件)相同的结构并且根据预定的制造工序可以与低压元件同时集成在一起。在下文中将详细描述用于制造包括高压元件的半导体器件的相关方法。

可以利用离子注入工序注入杂质以在半导体衬底中形成高压(HV)N-阱和高压(HV)P-阱、低压(LV)N-阱、低压(LV)P-阱。可利用离子注入工序注入杂质以在包含在半导体衬底的表面中的高压P-和N-阱上方形成N-漂移区域和P-漂移区域。

根据LOCOS工艺可在半导体衬底上形成用于使浅沟槽隔离(STI)区域曝光的浅沟槽隔离(STI)掩模。离子注入可用于形成沟道阻止(channel stop)。使用热氧化工艺可在半导体衬底的STI层中形成场氧化层。可使用离子注入以调节高压PMOS和低压NMOS/PMOS的阈值电压。对于高压或低压元件可形成栅氧化层，沉积并且构图栅传导层以形成栅极。

通过离子注入工序可在低压NMOS/PMOS中形成轻掺杂漏(LDD)区域。同样，可以在高压和低压元件中形成源/漏区域。可执行几个后处理，该后处理包括用于形成接触和金属引线层的工序。

图l为通过ESM(电子扫描显微镜)获得的半导体器件的图像。假如通过LOCOS工艺制造为了用于高压元件的EDMOS(扩展漏极金属氧化物晶体管)，则可能难于控制如图1中所示的间隔A、薄电压沟道尺寸B以及阱势垒D。locos-fox厚度C的调整可以认为是临界变量(critical variable)。

对于栅氧化层，locos-fox厚度C的最重要的方面可能是一直保持恒定厚度。参考字符“B”指示沟道尺寸。所有的晶体管可以在沟道尺寸方面不同。假如阱势垒尺寸D小，则阱击穿电压可能引起意想不到的问题，假如阱势垒尺寸D大，则由于间距“A”可能变短而可能产生短沟道。由于伴随调节A、B、C和D的尺寸中的困难，可能出现鸟喙现象(bird beak phenomenon)，导致沟道尺寸增加。

发明内容

本发明涉及用于形成半导体器件的方法以防止在半导体器件中产生鸟喙现象。

本发明涉及用于形成半导体器件的方法，其中在包括高压(HV)和低压(LV)阱的半导体衬底的表面上方沉积第一氧化层，该第一氧化层具有预定厚度并且对应于阱的高压(HV)区域。在第一氧化层表面上方形成第一光刻胶图案。使用第一光刻胶图案作为掩模执行蚀刻工序，以便选择性蚀刻第一氧化层直到部分地暴露半导体衬底，以形成第一氧化层图案。使用第一光刻胶图案作为掩模在包括第一氧化层图案的半导体衬底的表面上方沉积第二氧化层，该第二氧化层具有预定厚度并对应于阱的低压(LV)区域。去除第一光刻胶图案。在包括第一氧化层图案和第二氧化层的半导体衬底上方涂覆多晶硅层。在多晶硅层的表面上方形成第二光刻胶图案。使用第二光刻胶图案作为掩模执行蚀刻工序，以便选择性蚀刻多晶硅层直到部分地暴露第一氧化层图案和第二氧化层。去除第二光刻胶图案。使用多晶硅层、第一氧化层图案和第二氧化层作为硬掩模执行杂质离子注入工序，以在半导体衬底中形成漂移区域。高压区域的厚度可为大约低压区域的厚度可为大约300～在杂质注入工序中可注入N-杂质离子或P-杂质离子。通过杂质离子注入工序，漂移区域可由N-漂移区域或P-漂移区域形成。

附图说明

图1是半导体器件的ESM(电子扫描显微镜)照相图像；  以及

图2A～2F是根据实施例图示用于形成半导体器件的方法的横截面图。

具体实施方式