[发明专利]设计具有个别VSS的静态随机存取存储器

说明书

技术领域

本发明大体涉及半导体装置，特别涉及存储阵列，甚至更特别涉具有静态随机存取存储器存储单元的阵列的设计与制造。

背景技术

静态随机存取存储器(SRAM)通常使用于集成电路中，静态随机存取存储器存储单元(cell)具有保持存储数据不需要更新的优点。静态随机存取存储器存储单元可包含不同数量的晶体管，通常依照晶体管数量作为参照，举例来说，六晶体管(6T)静态随机存取存储器、八晶体管(8T)静态随机存取存储器等等。晶体管通常形成数据闩锁(data latch)以存储一位元。可加入额外的晶体管用于控制晶体管的存取。静态随机存取存储器存储单元通常排列成具有列与行的阵列，典型地，静态随机存取存储器存储单元的每一列连接至一字线(word-line)，以决定此静态随机存取存储器存储单元是否被选择。静态随机存取存储器存储单元的每一行连接至一位线(bit-line)，此位线用于将位元存储于静态随机存取存储器存储单元内，或用于读取静态随机存取存储器存储单元。

随着集成电路规模变大，集成电路的操作电压变小，存储器电路的操作电压也随之变小。因此，测量出静态随机存取存储器存储单元的位元能被读取与写入的可靠度的静态随机存取存储器存储单元的读写极限分别减少。由于存在静态噪声的存在，读取与写入极限的减少，分别在读取与写入动作时会导致错误的产生。按照惯例，为增进读写的极限，会提供动态电源，即在读与写动作时提供不同的电源供应电压VDD。举例来说，藉由于写入操作期间减少电源供应电压VDD，可增进写入极限。藉由于读取操作期间增加电源供应电压VDD，可增进读取极限。然而，此解决方案有其缺点，即由于产生双电源所导致的延迟会影响阵列的效能。此外，须设计复杂的电路以提供动态电源，而此电路会占用芯片的空间。

因此，需要一种新的静态随机存取存储器存储单元阵列，同时可增进读与写的极限的，并可克服先前技术的缺点。

发明内容

根据本发明的一方面，一静态随机存取存储器(SRAM)存储单元阵列，排列成多个列与多个行，该阵列包含：多个连接至静态随机存取存储器存储单元VSS节点的VSS线。每一VSS线连接至同一行的所述静态随机存取存储器存储单元。多个VSS线包含：第一VSS线，连接至所述静态随机存取存储器存储单元的第一行；以及第二VSS线，连接至所述静态随机存取存储器存储单元的第二行，且第一VSS线与第二VSS线互相不连接。

根据本发明的又一方面，一种排列成多个列与多个行的静态随机存取存储器(SRAM)存储单元阵列，包含连接至所述静态随机存取存储器存储单元的VSS节点的多个VSS线，每一VSS线连接至同一行的所述静态随机存取存储器存储单元，且多个VSS线不互相连接。

根据本发明的又一方面，集成电路结构包含排列成多个列与多个行的静态随机存取存储器(SRAM)存储单元阵列，该阵列包含多个连接至所述静态随机存取存储器存储单元的VSS节点，每一VSS线连接至同一行的所述静态随机存取存储器存储单元，其中，多个条VSS线包含连接至所述静态随机存取存储器存储单元第一行的第一VSS线。该阵列更包含具有连接至第一VSS线的第一输出的电源电路，其中，电源电路用于提供不同的VSS电压至第一VSS线。

根据本发明的又一方面，一种静态随机存取存储器存储单元阵列的操作方法包含，提供包含排列成多个列与多个行的静态随机存取存储器存储单元的阵列。该阵列包含多个VSS线连接至所述静态随机存取存储器存储单元的VSS节点，每一VSS线连接至同一行的所述静态随机存取存储器存储单元。多个VSS线包含，连接至所述静态随机存取存储器存储单元第一行的第一VSS线，以及连接至所述静态随机存取存储器存储单元第二行的第二VSS线，且第一VSS线与第二VSS线不互相连接。此方法更包含提供第一电压至第一VSS线，以及提供不同于第一电压的第二电压至第二VSS线。

根据本发明叉一方面，一种静态随机存取存储器存储单元阵列的操作方法，包含提供包含排期成多个列与多个行的静态随机存取存储器存储单元，该阵列包含，多个连接至所述静态随机存取存储器存储单元的VSS节点的VSS线，每一个VSS线连接至同一行的所述静态随机存取存储器存储单元。其中多个VSS线，包含连接至第一行所述静态随机存取存储器存储单元的第一VSS线。此方法更包含提供第一电压至第一VSS线，以及提供不同于给第一VSS线的第一电压的第二电压。

藉由提供可变电压至静态随机存取存储器存储单元阵列的VSS线，以增进读与写的极限。

附图说明