[发明专利]时钟相位误差校正的可编程延迟

说明书

技术领域

本发明涉及时钟缓冲器。更具体地说，本发明涉及时钟缓冲器内的时钟相位误差校正。

背景技术

多相时钟是在用于高速数据链路的时钟方案中一个有竞争力的选择。它使用多个相位的通常以全速的一部分运行、并作为数据率频率的低频率时钟来驱动输入和输出电路系统。作为速度与功耗之间的一个折衷，多相时钟有助于实现千兆位范围的数据率，而不会扩大时钟电路系统的频率限制。

不过，多相时钟具有一些独特的问题。一个示例是时钟相位误差，该误差定义为在两个相位之间通过假设匹配的时钟路径累积的传播延迟差。时钟相位误差主要是由于器件和寄生失配引起的。存在晶片与晶片间器件失配和批与批间器件失配，但通常即使是按照严格规范制造的两个器件也会由于与任一制造过程有关的固有误差范围而决不会完全匹配。另一方面，寄生失配涉及与所有器件和传输线路相关联的固有电容。器件失配和寄生失配两者在任一时钟方案内均是相关的。

通过将可调整延迟添加到时钟路径，可校正时钟相位误差。图1示出经常在差分时钟分配路径末端的非可编程差分到单端(D2SE)时钟缓冲器。D2SE时钟缓冲器将诸如电流模式逻辑(CML)时钟的差分时钟转换成输入/输出(I/O)电路系统需要的全轨(full-rail)时钟。

图1示出标准非可编程D2SE时钟缓冲器的一个实施例。在图1中，差分时钟传输线路对作为inn(100)和inp(102)进入时钟缓冲电路。每个差分时钟传输线路耦合到NMOS晶体管的门，inn(100)耦合到晶体管104门，并且inp(102)耦合到晶体管106的门。在标准D2SE时钟缓冲器的此实施例中，在电路中示出了两个另外的PMOS晶体管(108和110)。此时钟缓冲电路布局允许从节点outn1(116)开始的单端传输线路在inn(100)高时从正电压(Vdd)充电，并在inp(102)高时漏电到漏电流Iss(112)。一旦outn1(116)已充分地充电或漏电，反相器114便将倒转，并在单端时钟传输线路(outp)上发送出相反的信号。

在此实施例中，假设从inn(100)和inp(102)传输线路进入D2SE时钟缓冲电路的差分时钟信号没有时钟相位误差，并因而已被对齐。在信号通过时钟缓冲电路并最终在outp上离开电路时，它们可能受到电路固有的任何器件和寄生失配电容的影响。另外，时钟缓冲电路会补偿通过整个时钟路径累积的任何误差。因此，在差分时钟转换为节点outn1(116)处的单端时钟时可能有时钟相位误差。更具体地说，晶体管104和晶体管106电容的可能器件失配会造成时钟相位误差。此外，自然地在晶体管106和110内及反相器114内的寄生电容将在节点(116)造成另外的时钟相位误差。

图2示出一个受限解决方案的一个实施例，该解决方案添加到D2SE时钟缓冲器以消除图1时钟缓冲器固有的器件和寄生失配电容。在图2中，从作为inn(200)和inp(202)进入时钟缓冲电路的差分时钟传输线路对到节点outn1(212)的整个D2SE时钟缓冲器是相同的。随后，在差分时钟信号通过如图1所述的充电和放电功能而转换成单端时钟信号的节点outn1(212)处，一个或多个电容器添加到单端时钟传输线路(在气泡214中示出)。为创建更易于管理和修改的环境，在一个实施例中使用了可编程电容器。当漏极和源极电压在电压源(Vdd)与接地(Vss)之间变化时，214内电容器中的耗尽层受到影响，且随后它们的门电容受到影响。因此，在此实施例中，可增大或减小一个或多个添加电容器中的每一个的电容以根据需要调整受影响的门电容。

但是，由于成为开销电容的电容器门的电容非可编程部分很重要，因此，图2的解决方案存在固有的问题。该开销要求额外的功率来驱动此额外的容性负载以做出补偿。

发明内容

为克服上述方案中存在的问题，本文公开了一种方法、电路和系统。

根据本发明的一个实施例，提出了一种方法，它包括：将来自两个时钟信号线路的差分时钟信号接收到具有第一大小的第一晶体管差分对；将来自所述两个时钟信号线路的所述差分时钟信号接收到其大小小于所述第一大小的第二晶体管差分对；将所述差分时钟信号转换成单端时钟信号；通过控制在所述第一晶体管差分对与所述第二晶体管差分对之间的跨导，来同步任何差分时钟相位误差；以及通过反相器输出所述单端时钟信号。