[发明专利]通过添加碳降低氮化硅蚀刻速率的方法

说明书

技术领域

本发明的实施方式一般性地涉及集成电路的制造。更具体地，本发明 的实施方式涉及形成氮化硅硬掩膜的方法。

背景技术

集成电路已发展成可在单个芯片上包含数百万个晶体管、电容器和电 阻器的复杂器件。芯片设计的发展一直需要更快的电路和更大的电路密 度。对更快电路以及更大电路密度的需求给用于制造这样的集成电路的材 料提出了相应的要求。

对更大的集成电路密度的要求同样给集成电路制造中所用的工艺序列 提出了要求。例如，在使用常规光刻技术的工艺序列中，在衬底上的材料 层叠层上形成能量敏感阻挡层，例如光阻挡层。将图案引入此能量敏感阻 挡层。然后，使用能量敏感阻挡层作为掩膜将被引入到能量敏感阻挡层的 图案转移到形成在衬底上的叠层的一个或更多个层中。可以用化学蚀刻剂 将被引入能量敏感阻挡层的图案转移到材料叠层的一个或更多个层中。化 学蚀刻剂被设计为对叠层的材料层的蚀刻选择性大于对能量敏感阻挡层的 选择性。即，化学蚀刻剂蚀刻材料叠层的一个或更多个层的速率远大于蚀 刻能量敏感阻挡层的速率。对叠层的一个或多个材料层的更快的蚀刻速率 通常可以防止能量敏感阻挡层在图案转移完成之前被耗尽。

然而，对集成电路上更大的电路密度的需要使更小的图案尺寸(例 如，亚微米或纳米尺寸)成为必要。随着图案尺寸减小，能量敏感阻挡层 的厚度必须相应地减小以控制图案分辨率。在使用化学蚀刻剂的图案转移 步骤中，这种薄阻挡层并不足以掩蔽下方的层。

在能量敏感阻挡层与下方的层之间，通常使用被称为硬掩膜的中间层 以便于将图案转移到下方的层中。如同能量敏感阻挡层，硬掩膜层对用于 蚀刻下方层的蚀刻剂的阻挡能力更强，从而防止下方层蚀刻完成之前的硬 掩膜侵蚀。

已经开发出可用作硬掩膜的氮化硅层。通常，在高温(例如800℃) 下，在炉中，通过热工艺来沉积氮化硅层。这样的高温不利于对热预算具 有严格要求的工艺，例如特大规模或超大规模集成电路(VLSI或ULSI) 器件的制造。

因此，需要一种在低温下沉积氮化硅层的方法，其中氮化硅层具有可 使其能够用作硬掩膜层的蚀刻速率性质。

发明内容

本发明一般性地提供了形成氮化硅硬掩膜的方法。氮化硅硬掩膜可以 是氮化硅层或掺杂碳的氮化硅层。

在一种实施方式中，形成掺杂碳的氮化硅硬掩膜的方法包括：将碳源 化合物引入处理室；将硅源化合物引入所述处理室；将氮源引入所述处理 室；在所述处理室中，使所述碳源化合物、硅源化合物和氮源在RF功率 的存在下反应，以将掺杂碳的氮化硅硬掩膜沉积在衬底上。

在另一种实施方式中，形成掺杂碳的氮化硅硬掩膜的方法包括：在第 一流率下将三甲基硅烷引入处理室；在第二流率下将硅烷引入所述处理 室，其中所述第二流率与所述第一流率之比为约50∶1～约1∶1，例如约 10∶1～约1∶1；将NH₃引入所述处理室；在所述处理室中，使所述三甲基 硅烷、硅烷和NH₃在RF功率的存在下反应，以将掺杂碳的氮化硅硬掩膜 沉积在衬底上。

在另一种实施方式中，提供了形成氮化硅硬掩膜的方法。所述方法包 括：将硅源化合物引入处理室；将氮源引入所述处理室；在所述处理室 中，使所述硅源化合物和氮源在RF功率的存在下反应，以将氮化硅层沉 积在衬底上；对所述氮化硅层进行UV后处理，以形成氮化硅硬掩膜。通 过使碳源化合物、硅源化合物和氮源在RF功率的存在下反应所沉积的掺 杂碳的氮化硅层也可以被UV后处理。

附图说明

因此，参考实施例，可以详细了解本发明的上述特征，并且对于上面 总结的本发明进行了更具体的描述，其中的一些实施例被示于附图中。但 是，应该注意，附图仅仅示出了本发明的典型实施例，因此不应被认为是 对本发明的范围的限制，因为本发明可以允许其它等效的实施例。

图1A-1D示出了本发明的一种实施方式的工艺序列的不同阶段下的衬 底结构的剖面示意图；

图2示出了本发明的实施方式所提供的掺杂碳的氮化硅层的湿法蚀刻 速率比；

图3示出了本发明的实施方式所提供的掺杂碳的氮化硅层的FTIR峰 值比。

具体实施方式

本发明提供了沉积可用作硬掩膜的氮化硅层的方法。例如，氮化硅层 可被图案化，并且形成在氮化硅层中的图案可被转移通过衬底的层。这里 定义的“衬底”可以包括一个或更多个层，例如叠层。