[发明专利]叠加容量存储器及控制方法

说明书

技术领域

本发明涉及叠加容量存储器及控制方法。

背景技术

目前，闪存(Flash)已经成为非挥发性存储器的主流，根据结构不同， 闪存可分为或非闪存(NOR Flash)和与非闪存(NAND Flash)两种。其中， 或非闪存因为读取速度快，适合于手机或主板等需要记录系统编码的应用。 而与非闪存因为高密度及高写入速度，特别适合多媒体资料存储。尤其近几 年，与非闪存几乎以保持每年密度加倍的速度演进。最新一代的与非闪存技 术已达每晶粒(die)可以存储32Gb的高容量水平。而从工艺上来说，闪存可 分为浮栅结构闪存(floating gate Flash)和电荷能陷存储结构闪存(CTF， charge-trapping Flash)两类。浮栅结构是将电荷存储于多晶硅(poly silicon) 之内。随着工艺器件尺寸的越来越小，浮栅结构的闪存也面临到了微缩极限。 由于浮栅结构需要保持较高的浮栅厚度(floating gate thickness)来保持栅极 耦合(gate coupling ratio)，当工艺器件尺寸小于45nm之后，浮栅结构就会因 过近的距离造成严重的相互耦合干扰，因此也无法再胜任电荷存储的功能， 下一代的闪存就必须向电荷能陷存储结构发展，才能继续适应工艺器件尺寸 的越来越小。

电荷能陷存储结构是将电荷存储于电荷陷阱层内，例如氮化硅层，由于 电荷是独立存储，完全不会彼此干扰。目前，对于这种结构的闪存是采用氧 化硅-氮化硅-氧化硅(SiO₂-SiN-SiO₂，ONO)的工艺结构，将电荷存储于 氮化硅中，通过利用外在电压的大小，来控制写入和擦除过程。在例如申请 号为02155532.x的中国专利申请中能发现更多与ONO工艺相关的信息。通过 将这样的工艺结构应用于与非闪存上，也使得与非闪存的容量可以进一步提 升。而从封装集成的角度来说，将几个闪存单元集成在同一个封装单元中可 以降低工艺成本。目前，对于集成在同一个封装单元中的几个闪存单元进行 控制的方法一般都采用分立控制的方法，即分别对封装单元中的每一个闪存 单元进行独立的控制操作。然而，这样的独立控制操作实现起来往往会很复 杂，需要对每一个闪存单元都配置独立的操作信号，也降低了封装单元中的 闪存单元的运行效率。

发明内容

本发明提供一种叠加容量存储器以及相应的控制方法，解决现有技术分 立控制方法操作复杂，并且效率不高的问题。

为解决上述问题，本发明提供一种叠加容量存储器，包括串联连接的第 一闪存单元至第n闪存单元，所述闪存单元包括，

序列输入信号端，用于执行所述闪存单元的复位操作；

序列输出信号端，用于对应闪存单元完成复位操作后，向位于串联路径 上的下一个闪存单元的序列输入信号端传递复位操作指令；

扩展地址端，用于在所述闪存单元完成复位操作后，将其所对应的扩展 地址与所述闪存单元获取的操作指令进行比较，所述闪存单元在所述扩展地 址端对应的扩展地址与所获取的操作指令匹配时，执行所获取的操作指令。

可选的，所述操作指令包括指令地址，所述操作指令与所述闪存单元对 应的扩展地址匹配，是通过所述指令地址和所述闪存单元对应的扩展地址匹 配确定的。

可选的，所述闪存单元还包括状态信号端，所有的闪存单元的状态信号 端通过线或方式相连；位于所述串联路径上的第一个闪存单元的序列输入信 号端接VCC，序列输出信号端接位于串联路径上的第二个闪存单元的序列输 入信号端，所述第二个闪存单元的序列输出信号端接位于串联路径上的第三 个闪存单元的序列输入信号端...位于所述串联路径上的最后一个闪存单元的 序列输入信号端接上一个闪存单元的序列输出信号端，所述最后一个闪存单 元的序列信号输出端浮空。

可选的，所述扩展地址的位数根据下述公式确定：m＝log₂n，其中所述m 为扩展地址的位数，所述n为闪存单元的数量。

可选的，当所述闪存单元的数量为4个时，所述第一闪存单元的扩展地 址端对应的地址为“00”，所述第二闪存单元的扩展地址端对应的地址为“01”， 所述第三闪存单元的扩展地址端对应的地址为“10”，所述第四闪存单元的扩 展地址端对应的地址为“11”。