[发明专利]射频CMOS集成电感中的接地环结构

说明书

技术领域

本发明涉及一种射频电感元件模型的结构，尤其涉及一种射频CMOS集成电感中的接地环结构。

背景技术

射频CMOS(互补金属氧化物半导体)集成电感是射频CMOS集成电路的重要元件之一，其衬底易受噪声干扰而影响整个电路的性能指标。在集成电感模型中引入接地环可以有效提高集成电感的抗噪声能力。

目前应用的射频元件库中采用的接地环大多为闭合环。根据安培定律，集成电感的磁场在闭合的接地环上会产生感应电流，造成能量在接地环上有一部分损耗，从而降低了其电感Q值(品质因数)。Q＝2π*能量存储/能量耗散。如果增加接地环直径，使其远离集成电感可以减小寄生涡流的影响，但是这样会增加电感的面积，从而增加了射频集成电路的芯片面积。

在业界现已应用的某些RF(射频)工艺库中，有断开接地环金属层的做法，集成电感的接地环第一层金属(Metal1)已断开，但是其p型有源层(Diff)没有断开，这样在电感周围也会形成微小的寄生涡流。另外某些设计为了减小闭合接地环对Q值的影响，把接地环放置在距离电感金属50微米处，这样就增加了电感的面积。

发明内容

本发明要解决的技术问题是提供一种射频CMOS集成电感中的接地环结构，一方面是为了解决射频电感工作时带来的衬底噪声，另一方面是为了减少常规的接地环带来的较大的涡流效应导致电磁能量耗散，从而在减小衬底噪声影响的同时保证了一定的射频集成电感Q值。

为解决上述技术问题，本发明提供一种射频CMOS集成电感中的接地环结构，该接地环由有源区和第一层金属组成，所述的有源区和第一层金属是断开的，形成接地环断开口。

所述接地环断开口与电感开口的方向相同或相反。

所述的接地环两边断开，形成两个断开口。所述接地环的两个断开口与电感开口垂直或者水平。

和现有技术相比，本发明具有以下有益效果：通过适当设计电感接地环的结构，把射频集成电感接地环有源区及上层金属设计为不连续环路，既阻挡了衬底及外界带来的噪声，又防止了接地环感应电流引起的磁能损耗，保证了一定的电感Q值，并且无需增加射频电感的面积，不会引入额外的工艺加工成本。

附图说明

图1是本发明射频CMOS集成电感中的接地环结构的俯视图；

图2是本发明射频CMOS集成电感中的接地环结构的截面图；

图3是本发明射频CMOS集成电感中的接地环结构的参考版图，其中，图3(a)的接地环断开口与电感开口相反；图3(b)的接地环断开口与电感开口相同；图3(c)的接地环两边断开。

具体实施方式

下面结合附图和实施例对本发明作进一步详细的说明。

如图1所示，本发明提出一种新型射频CMOS集成电感中的接地环结构，即通过断开接地环有源区及其上层连线金属(Metal1，即第一层金属)，使得电感周围无法形成闭合环路来减小磁场能量在接地环上的损耗，避免Q值大幅度下降。

如图3所示，本发明一种射频CMOS集成电感中的接地环结构，其接地环断开口(即接地环有源区及第一层金属的断开口)与电感开口的方向可以相同或相反，例如，图3(a)的接地环断开口与电感开口(见图1)的方向相反，图3(b)的接地环断开口与电感开口(见图1)的方向相同；且本发明可以断开接地环两边，接地环的两个断开口可以与电感开口垂直或者水平，例如，如图3(c)所示，接地环的两个断开口与电感开口(见图1)水平。

本发明射频CMOS集成电感中的接地环结构的实现工艺方法与常规的工艺步骤兼容，可只改动电感接地环掩膜版的结构，无需额外增加掩膜版，如图2所示，具体工艺步骤如下：

1.制作N阱；

2.在N阱上进行N型(N+)注入；

3.制作场氧；

4.制作接触孔(Contact)；

5.淀积第一层金属导线；

6.制作中间介电层；

7.制作顶层金属电感。

本发明通过断开接地环有源区及其上层连线金属，即把射频集成电感接地环有源区及上层金属设计为不连续环路，使得电感周围无法形成闭合环路，以减小磁场能量在接地环上的损耗，从而避免Q值大幅度下降。这种接地环的优点在于，在提高抗衬底噪声能力的前提下，保证了一定的Q值，又不额外增加电感的面积，不会额外增加制作成本。