[发明专利]高速维特比译码器幸存路径管理模块

权利要求书

1.一种高速维特比译码器幸存路径管理模块，由寄存器交换读写模块(1)和输出控制模块(2)组成，寄存器交换读写模块(1)由寄存器组(11、12)，控制模块(13)，寄存器锁存(14)组成，6位寄存器组(11、12)的每一组含64个6位寄存器，控制模块(13)是两组寄存器组交换的转移电路，是根据状态转移路径得到的单向传输门，使一个寄存器组中的任一个寄存器可将其存储内容单向传输到另一个寄存器组的任一个寄存器中，64个寄存器的转移路径可以选择，寄存器组(11)有三个输入端、一个输出端和一个双向输入输出端，所述的三个输入端为clk，rst，set端，所述的一个输出端为out端，所述的一个双向输入输出端为chn端；寄存器组(12)有两个输入端和一个双向输入输出端，所述的两个输入端为clk，rst端，所述的一个双向输入输出端为chn端，控制模块(13)有两个输入端和两个双向输入输出端，所述的两个输入端为clk，in端，所述的两个双向输入输出端为chn_a，chn_b端，寄存器锁存(14)有四个输入端和一个输出端，所述的四个输入端为clk，RD，in，addr端，所述的一个输出端为out端，寄存器组(11)的chn端与控制模块(13)的chn_a端相连，寄存器组(12)的chn端与控制模块的chn_b端相连，寄存器组(11)的out端与寄存器锁存(14)的in端相连，寄存器组(11)的clk端、寄存器组(12)的clk端、控制模块(13)的clk端和寄存器锁存(14)的clk端连接后作为寄存器交换读写模块(1)的clk端，寄存器组(11)的rst端和寄存器组(12)的rst端连接后作为寄存器交换读写模块(1)的rst端，控制模块(13)的in端作为寄存器交换读写模块(1)的d_in端，寄存器组(11)的set端作为寄存器交换读写模块(1)的set端，寄存器锁存(14)的addr端作为寄存器交换读写模块(1)的addr端，寄存器锁存(14)的RD端作为寄存器交换读写模块(1)的rd端，寄存器锁存(14)的out端作为寄存器交换读写模块(1)的d_out端，输出控制模块(2)由控制(21)、数据选择(22)和输出缓存(23)组成，控制(21)有两个输入端和六个输出端，所述的两个输入端为clk，rst端，所述的六个输出端为clk1，clk2，out_clk，set，RD，TB_EN端，数据选择(22)有五个输入端和两个输出端，所述的五个输入端为clk1，clk2，TB_EN，in， init state端，所述的两个输出端为addr，out端，输出缓存(23)有两个输入端和一个输出端，所述的两个输入端为clk，in端，所述的一个输出端为out端，控制(21)的clk1、clk2和TB_EN端分别与数据选择(22)的clk1、clk2和TB_EN端相连，控制(21)的Out_clk端与输出缓存(23)的clk端相连，数据选择(22)的out端与输出缓存(23)的in端相连，控制(21)的clk端作为输出控制模块(2)的clk端，外部的reset信号接到控制(21)的rst端作为输出控制模块(2)的rst端，数据选择的in端作为输出控制模块(2)的d_in端，数据选择(22)的init state端作为输出控制模块(2)的init端，控制(21)的set端作为输出控制模块(2)的set端，控制结构的RD端作为输出控制模块(2)的rd，数据选择(22)的addr端作为输出控制模块(2)的addr端，输出缓存(23)的out端作为输出控制模块(2)的d_out端，寄存器交换读写模块(1)的d_out端与输出控制模块(2)的d_in端连接，寄存器交换读写模块(1)的addr端与输出控制模块(2)的addr端连接，寄存器交换读写模块(1)的set端与输出控制模块(2)的set端连接，寄存器交换读写模块(1)的rd端与输出控制模块(2)的rd端连接，寄存器交换读写模块(1)的clk端与输出控制模块(2)的clk端连接后作为所述的管理模块的时钟输入端Clock，寄存器交换读写模块(1)的d_in端作为所述的管理模块的数据输入端Data_in，寄存器交换读写模块(1)的rst端和输出控制模块(2)的rst端连接后作为所述的管理模块的复位输入端Reset，输出控制模块(2)的init端作为所述的管理模块的初始状态信号输入端InitState，输出控制模块(2)的En端作为所述的管理模块的使能控制信号输入端En，输出控制模块(2)的数据出端d_out作为所述的管理模块的输出端Out。