[发明专利]提高了数据保持能力的非易失性存储器

说明书

技术领域

本发明涉及非易失性存储器。而且，本发明涉及制造这种非易失性存储器的方法。而且，本发明涉及至少包括一个这种非易失性存储器的半导体器件。

背景技术

预期未来一代的非易失性半导体存储器将使用电荷存储层堆叠，该电荷存储层堆叠由电荷阻挡层组成，该电荷阻挡层位于第一层或底部层和第二层或顶部绝缘层之间。这种电荷存储层堆叠包括底部二氧化硅层、电荷阻挡氮化硅层和顶部二氧化硅层，这种堆叠还被称为ONO堆叠。基于这种ONO堆叠的作为电荷存储层的半导体存储器通常被称为SONOS(半导体-氧化物-氮化物-氧化物-半导体)存储器。

在这些具有ONO层堆叠的非易失性半导体器件中，根据电子从载流沟道通过底部二氧化硅层(隧穿氧化层)直接隧穿(Fowler-Nordheim)到氮化硅层的机制，电荷可以被存储在氮化硅层中。

氮化硅层的电荷捕获性质允许降低隧穿氧化层的厚度，这将导致较低的编程电压/擦除电压。

不利的是，nMOS SONOS存储器(基于n型沟道)受到读干扰和数据保持质量低的影响。

读干扰与所谓的擦除饱和效应紧密联系在一起。以空穴隧穿通过底部绝缘层和隧穿空穴与电荷阻挡层的电子的再结合来完成电荷阻挡层中的电荷(电子)擦除。由于擦除饱和效应，从顶部绝缘层产生了寄生电子电流，并且相对大的电流流经底部和顶部绝缘层，这能使底部和顶部绝缘层损坏。在存储器的使用寿命期间，擦除动作会产生在绝缘层中累加的缺陷(所谓的深陷阱)。因此，定义了存储器的存储状态或位值(是‘0’还是‘1’，取决于存储器的实际电压是低于还是高于阈值电压)的存储器阈值电压电平倾向于在器件的使用寿命期间逐步增大。显然，擦除导致的阈值电压变化对于存储器的读取动作具有有害的影响。

SONOS存储器的另一个问题涉及数据保持质量。为了将电荷保持在电荷存储层中，绝缘层的能量势垒应该足够高以将电荷保持在电荷阻挡层中较长时期。然而，在具有二氧化硅绝缘层的SONOS存储器中，由于有效编程/擦除动作的原因，底部层的厚度被严格限制在大约2nm。由于底部绝缘层厚度小，所以电荷保持不理想。因此，为了改进所述保持，在设计阶段，理想的是定义相对较厚的底部二氧化硅层，但是到达/从电荷阻挡层的电荷迁移仍然取决于直接隧穿机制。然而，如果增大了SONOS存储器中的底部二氧化硅层，虽可以观察到仍然可以编程，但是由于擦除是基于空穴(而不是电子)迁移穿过底部绝缘层并且空穴隧穿的势垒高度大于电子的隧穿势垒高度的事实，擦除实质上变为不可能。

本发明的目的是改进读干扰和数据保持问题。

发明内容

本发明涉及在半导体基板上的非易失性存储器，该存储器包括半导体基层和至少一个可编程存储晶体管，

所述可编程存储晶体管包括电荷存储层堆叠和控制栅；

所述半导体基层包括源区和漏区，以及被定位在源区和漏区之间的载流沟道区；

所述电荷存储层堆叠包括第一绝缘层、电荷阻挡层和第二绝缘层，第一绝缘层被定位在载流沟道区上，电荷阻挡层在第一绝缘层上以及第二绝缘层在电荷阻挡层上；

所述控制栅被定位在电荷存储层堆叠上；

所述电荷存储层堆叠布置来用于通过来自载流沟道区的电荷载流子的直接隧穿通过第一绝缘层来在电荷阻挡层中捕获电荷，其中第一绝缘层包括高K材料，与二氧化硅中的电子势垒高度和空穴势垒高度之间的能级差相比，该材料具有相对较小的电子势垒高度和空穴势垒高度之间的能级差。

有利的是，本发明允许使用相对较厚的底部绝缘层，这提高了电荷阻挡层中的电荷保持能力。同时，由于空穴隧穿的势垒高度的能级降低了，通过空穴隧穿通过较厚的底部绝缘层的机制来擦除存储在电荷阻挡层中的电荷的能力可以得到保持。这允许使用较低的读取电压，并且因此降低了读干扰影响。

而且，本发明涉及在半导体基板上制造非易失性存储器的方法，如上所述，该非易失性存储器包括半导体基层和至少一个可编程存储晶体管，其中该方法包括：

淀积作为第一绝缘层(9)的高K材料，与二氧化硅中的电子和空穴的势垒高度相比，该高K材料具有相对改进的电子势垒高度和空穴势垒高度的对称性。

而且，本发明涉及至少包括一个如上所述的非易失性存储器的存储阵列。

而且，本发明涉及至少包括一个如上所述的非易失性存储器的半导体器件。

附图说明