[发明专利]具有氧化物衬里沟槽的超结器件和制造具有氧化物衬里沟槽的超结器件的方法

说明书

技术领域

本发明涉及半导体器件和制造半导体器件的方法，更具体而言，涉及具有氧化物衬里沟槽的超结器件和制造具有氧化物衬里沟槽的超结器件的方法。

背景技术

自陈星弼博士作出超结器件的发明(如在美国专利5,216,275中所公开的)以来，已有许多尝试来对他的发明的超结效应进行扩展和提高。美国专利No.6,410,958、6,300,171和6,307,246是这种努力的实例并通过引用被结合在此。

美国专利No.6,410,958(Usui等)涉及半导体元件的边缘终端结构和漂移区。一种导电类型的半导体主体具有边缘区域，其中多个另一导电类型的区域嵌入在至少两个互相不同的平面中。在半导体元件的有源区之下，利用下层衬底连接漂移区。

美国专利No.6,307,246(Nitta等)公开了一种半导体元件，其具有高电压维持边缘结构，其中多个并行连接的独立元件设置在单元阵列的多个单元中。在边缘区域中，该半导体元件具有带被遮蔽的源区区域的单元。在功率半导体元件的换向(commutation)期间，该遮蔽的源区区域抑制由不相称地大逆流电流密度引起的寄生双极晶体管的“导通”切换。此外，在Nitta等的专利中所论述的技术内容中，具有遮蔽的源区区域的边缘结构能够非常容易地产生。它表明了参数的效果，并能够实现超结半导体器件的大规模生产，该超结半导体器件具有由平行的pn层构成的漂移层，其在“导通”状态中导电，而在“断开”状态中耗尽。在n型漂移区中的活性杂质的净数量为p型分区中活性杂质的净数量的100％到150％。另外，n型漂移区和p型分区中任一区的宽度在另一区域的宽度94％和106％之间。

美国专利No.6,300,171(Frisina)公开了一种制造高电压半导体器件的边缘结构的方法，其包括：形成第一导电类型的第一半导体层的第一步骤；在第一半导体层的顶面上形成第一掩模的第二步骤；去除第一掩模的一部分以便在第一掩模中形成至少一个开口的第三步骤；通过所述至少一个开口在第一半导体层中引入第二导电类型的掺杂剂的第四步骤；完全去除第一掩模并在第一半导体层上形成第一导电类型的第二半导体层的第五步骤；和使在第一半导体层中注入的掺杂剂扩散以便在第一和第二半导体层中形成第二导电类型的掺杂区的第六步骤。第二步骤到第六步骤重复至少一次，以便形成最终的边缘结构，该边缘结构包括多个重叠的第一导电类型的半导体层和至少两列第二导电类型的掺杂区，所述列插入在所述多个重叠的半导体层中，并由随后通过掩模开口注入的掺杂区的重叠而形成，在高电压半导体器件附近的列比距高电压半导体器件较远的列更深。

希望提供一种具有氧化物衬里的超结器件以及制造具有氧化物衬里沟槽的超结器件的方法。还希望提供一种利用已知的技术制造这种超结器件的方法，例如利用等离子蚀刻、反应离子蚀刻(RIE)、溅射蚀刻、汽相蚀刻、化学蚀刻、深RIE等。

发明内容

简言之，本发明的实施例包括一种制造半导体器件的方法。在工艺开始，提供具有彼此反向的第一主表面和第二主表面的半导体衬底。该半导体衬底在第二主表面具有第一导电类型的重掺杂区，并在第一主表面具有第一导电类型的轻掺杂区。在所述半导体衬底中提供多个沟槽和多个台面，每个台面具有邻接沟槽和第一延伸部分，该第一延伸部分从所述第一主表面朝向所述重掺杂区延伸至第一深度位置。至少一个台面具有第一侧壁表面和第二侧壁表面。所述多个沟槽中的每一个具有底部。该方法包括用第二导电类型的掺杂剂掺杂所述至少一个台面的第一侧壁表面，以形成第二导电类型的第一掺杂区。该方法还包括用第二导电类型的掺杂剂掺杂所述至少一个台面的第二侧壁表面，以形成第二导电类型的第三掺杂区。该方法包括用第一导电类型的掺杂剂掺杂所述至少一个台面的第一侧壁表面，以在第一侧壁提供第一导电类型的第二掺杂区，并用第一导电类型的掺杂剂掺杂所述至少一个台面的第二侧壁，以在第二侧壁提供第一导电类型的第四掺杂区。然后至少将与所述至少一个台面相邻的沟槽用氧化物材料加上衬里，并且然后填充上半绝缘材料和绝缘材料中的一种。