[发明专利]集成电路制造

权利要求书

1.一种用于在集成电路中界定图案的方法，所述方法包括：

在衬底的第一区域上使用光刻法在第一光致抗蚀剂层中界定多个形体；

使用间距倍增在下部遮蔽层中针对所述光致抗蚀剂层中的每一形体产生至少两个形体，所述下部掩蔽层中的所述形体包含环状末端；

用第二光致抗蚀剂层覆盖所述衬底的包含所述下部掩蔽层中的所述环状末端的第二区域；以及

在所述衬底中穿过所述下部掩蔽层中的所述形体蚀刻沟槽图案而不蚀刻到所述第二区域中，所述沟槽具有沟槽宽度。

2.根据权利要求1所述的方法，其中所述下部掩蔽层中的所述形体具有在约30nm与约100nm之间的形体尺寸。

3.根据权利要求1所述的方法，其中所述下部掩蔽层中的所述形体具有在约32.5nm与约65nm之间的形体尺寸。

4.根据权利要求1所述的方法，其中所述衬底包含包括多个电组件的组件阵列，每一所述电组件均具有大体上等于所述沟槽宽度的形体尺寸。

5.根据权利要求1所述的方法，其中所述集成电路为快闪存储器装置。

6.根据权利要求1所述的方法，其中在所述第一光致抗蚀剂层中界定所述形体包括用具有选自由157nm、193nm、248nm或365nm组成的群组中的波长的光执行光刻法。

7.根据权利要求1所述的方法，其中所述第一和第二光致抗蚀剂层包括相同的光致抗蚀剂材料。

8.根据权利要求1所述的方法，其中使用间距倍增包括：

在所述第一光致抗蚀剂层中的所述形体上沉积间隔件材料；以及

各向同性地蚀刻所述间隔件材料。

9.根据权利要求1所述的方法，其中所述衬底为绝缘体。

10.根据权利要求1所述的方法，其中在所述第二光致抗蚀剂层覆盖所述第二区域时进行蚀刻。

11.根据权利要求1所述的方法，其进一步包括在所述衬底的第三区域中图案化所述第二光致抗蚀剂层。

12.根据权利要求11所述的方法，其中所述第一区域包含存储器装置的阵列区域，且所述第三区域包含所述存储器装置的外围区域。

13.根据权利要求12所述的方法，其中所述第三区域在邻近于所述下部遮蔽层中所述形体的所述第二光致抗蚀剂层中包含互连区，其中随后在所述互连区中沉积金属以提供来自所述存储器装置的外围区域的电连接。

14.根据权利要求1所述的方法，其中于所述衬底的绝缘层中形成所述沟槽，且所述方法进一步包括：

用金属层填充所述沟槽；以及

在镶嵌工艺中在所述金属层上形成向下到达所述绝缘层的平坦表面。

15.一种在阵列中制造多个导线的方法，所述方法包括：

提供膜堆叠，所述膜堆叠包含与多个导电插塞接触的衬底、上覆在所述导电插塞上的绝缘膜、上覆在所述绝缘膜上的下部掩模层以及形成于所述下部掩模层上的间隔件阵列；

在所述下部掩模层和所述间隔件阵列上沉积牺牲膜；

在所述牺牲膜的一部分上形成抗蚀剂掩模，所述抗蚀剂掩模界定所述间隔件阵列上的开口，其中可相对于所述抗蚀剂掩模选择性地蚀刻所述下部掩模层和所述牺牲膜；

蚀刻所述牺牲膜并暴露所述下部掩模层的一部分；

蚀刻所述下部掩模层并暴露所述绝缘膜的一部分；

在所述绝缘膜的暴露部分中蚀刻多个沟槽以暴露所述导电插塞的至少一部分；

执行进入所述多个沟槽中的金属沉积；以及

在镶嵌工艺中形成在所述金属与所述绝缘膜之间交替的平坦表面。

16.根据权利要求15所述的方法，其中所述沟槽形成过顶位线阵列。

17.根据权利要求15所述的方法，其进一步包括在蚀刻所述多个沟槽之前移除所述间隔件阵列。

18.根据权利要求15所述的方法，其进一步包括在蚀刻所述多个沟槽之前移除所述间隔件阵列、所述抗蚀剂掩模和所述牺牲膜。

19.根据权利要求15所述的方法，其中所述间隔件阵列具有多个环状末端，且其中所述抗蚀剂掩模覆盖所述间隔件阵列的环状末端。