[发明专利]电介质膜的成膜方法

说明书

技术领域

本发明涉及一般的电介质膜的成膜方法，特别是关于低介电常数的电介质膜的成膜方法。

背景技术

最近的微细化的半导体装置，为了电连接基板上形成的数量很大的半导体元件，使用所谓的多层配线结构。在多层配线结构中，埋设有配线图案的层间绝缘膜被多层叠层。一层的配线图案通过该层间绝缘膜中所形成的接触孔(contact hole)与邻接层的配线图案或基板中的扩散区域相互连接。

所提及的微细化半导体装置，在层间绝缘膜中，复杂的配线图案邻近而形成。因此，层间绝缘膜中的寄生电容所产生的电信号的配线延迟成为重要的问题。

为此，特别是在近年来所谓被称为亚微米或亚0.25微米(sub-quarter micron)的超微细化半导体装置中，作为构成多层配线结构的层间绝缘膜，采用介电常数为3～3.5左右的加F氧化硅膜(SiOF膜)代替介电常数为4左右的现有氧化硅膜(SiO₂膜)。

但是，SiOF膜的介电常数的降低也是有限制的，即SiOF基底的绝缘膜，要达到设计规则在0.1μm以下的同一代的半导体装置所要求的、介电常数小于3.0是很困难的。

另一方面，作为介电常数更低的、所谓低介电常数(low-k)绝缘膜已知有各种材料。但是，在多层配线结构中所使用的层间绝缘膜，不只介电常数低，还需要具有高机械强度和对热处理有高稳定性。

SiOCH膜具有充分的机械强度，并且，能够实现2.5以下的介电常数。此外，SiOCH膜可以通过适合于半导体装置的制造过程的CVD法而形成。因此，SiOCH膜很有希望作为下一代的超高速半导体装置所使用的低介电常数层间绝缘膜。

在WO2005/045916号公报中记载了多孔质低介电常数膜的形成技术：以有机硅烷气体为原料通过等离子体CVD法来形成的SiOCH膜，被氢等离子体处理而改性，通过将膜中的CHx基、OH基释放到膜外而降低膜密度。

这样的多孔质低介电常数膜，在现有的多层配线结构中，微细的配线使用于靠近以高密度形成的元件基板的层。

另外，最近，在形成有整体配线的上层，也希望使用这样的多孔质低介电常数膜。形成有整体配线的层间绝缘膜一般具有1μm或其以上的膜厚。

另一方面，构成多次配线结构的上层部的层间绝缘膜，由于有必要载持结合垫(bonding pad)，所以不仅要求较低的介电常数，还要有较高的弹性模量。但是，现有的低介电常数膜或者其多孔质膜的弹性模量都很小，所以很难适用于多层配线结构的上层部。

另外，一般地作为低介电常数层间绝缘膜使用的SiOCH等低介电常数膜或其多孔质膜，与其较低的密度相关，其密合性也较小。因此，将这些膜形成在SiC膜、SiN膜或SiCN膜、SiCO膜等蚀刻停止膜上时，存在容易产生剥离的问题。

发明内容

本发明从上述问题出发，能够有效解决上述问题。本发明的目的在于提供一种形成弹性模量得以提高的低介电常数膜的成膜方法和成膜装置。另外，提供包括由该成膜方法制造的低介电常数膜的多层配线结构或者半导体装置。并且，本发明的其他目的在于提供形成密合性得以提高的低介电常数膜的成膜方法和成膜装置。

本发明的SiOCH膜的成膜方法的特征在于：具有单元成膜处理工序，并将该单元成膜处理工序重复进行多次，由此在基板上形成SiOCH膜，上述单元成膜处理工序包括：以有机硅化合物作为原料，利用等离子体CVD法堆积SiOCH膜要素的堆积工序；和对被堆积的上述SiOCH膜要素进行氢等离子体处理的氢等离子体处理工序。

根据本发明，将层间绝缘膜等所使用的SiOCH膜(SiOCH多孔质膜)分成多个SiOCH膜要素而进行成膜，并对每个SiOCH膜要素进行由氢等离子体处理的改性。因此，作为整体形成厚的SiOCH膜(层间绝缘膜)时，直到该膜的内部要确实地进行改性处理。因此，与通过一次的堆积处理和氢等离子体处理形成相同厚度的SiOCH膜(层间绝缘膜)的情况相比，该膜整体的机械强度特别是弹性模量能够大大提高。

这样，根据本发明而形成的SiOCH膜(SiOCH多孔质层间绝缘膜)具有优异的机械强度，因此在该膜中，可以通过嵌入(damocene)法形成总体配线(global routing)。

例如，在各单元成膜处理工序的堆积工序中，堆积50～400nm膜厚的SiOCH膜要素。