[发明专利]线型半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，更特别地，涉及线型(wire-type)半导体器件及其制造方法。

背景技术

随着半导体器件的集成密度增大，更严格的设计规则应用于半导体器件的元件。尤其是，在需要大量晶体管的半导体器件中，作为半导体器件制造中应用的标准设计规则的栅极长度较短，因此沟道长度减小。这样的晶体管的沟道长度减小导致短沟道效应。

这样的短沟道效应使得难以控制晶体管，且因此晶体管的截止电流(off-current)增大。结果，晶体管的可靠性例如关于存储器的刷新特性变差。近年来，已经研究了具有薄的体结构的晶体管以抑制在常规平面晶体管中成问题的短沟道效应，且同时增大操作电流。

例如，David M.Fried等人的美国专利No.6664582公开了一种Fin-FET和鳍形存储单元。然而，由于这样的Fin-FET利用绝缘体上硅(SOI)衬底制造，所以制造成本高，且整个鳍不能用作沟道区。结果，对增大操作电流即存储单元的速度存在限制。为此，正在对具有例如线型沟道的晶体管结构进行研究，该结构中整个鳍可用作沟道区。

发明内容

本发明提供一种具有被抑制的短沟道效应的高性能半导体器件。

本发明提供一种制造该半导体器件的经济的方法。

根据本发明的一个方面，提供一种线型半导体器件，包括：半导体衬底、至少一个半导体线、公共栅极电极、以及栅极绝缘层。该半导体衬底包括体(body)、突出在该体之上的一对支承柱(support pillar)、以及至少一个鳍，其突出在该体之上且具有连接到所述支承柱对的端部。所述至少一个半导体线形成为与所述至少一个鳍分隔开且具有连接到所述支承柱对的端部。该公共栅极电极形成为包围所述至少一个半导体线的表面。该栅极绝缘层置于所述至少一个半导体线与所述公共栅极电极之间。

所述至少一个半导体线可通过蚀刻该半导体衬底形成。多个半导体线可形成在所述半导体衬底上所述至少一个鳍上方。

所述支承柱的每个可包括凹进部分。

所述公共栅极电极可覆盖所述半导体衬底上所述鳍的上部分，栅极绝缘层可进一步形成在所述公共栅极电极与所述半导体衬底上所述至少一个鳍之间。

根据本发明的另一方面，提供一种制造线型半导体器件的方法，该方法包括下列工艺。半导体衬底被选择性地蚀刻从而形成突出在该半导体衬底的体的上方的一对支承柱、以及至少一个鳍，所述至少一个鳍突出在所述体的上方且具有连接到所述支承柱对的端部。器件绝缘层形成在所述半导体衬底的所述体上从而暴露所述至少一个鳍的上部分。间隔物绝缘层形成在所述至少一个鳍的侧壁上，其被所述器件绝缘层暴露。该至少一个鳍的一部分通过利用该间隔物绝缘层作为蚀刻掩模以预定厚度蚀刻该器件绝缘层而被暴露。通过部分去除所述至少一个鳍的该暴露部分而形成隧道(tunnel)，由此产生与所述至少一个鳍分隔开且具有连接到所述支承柱对的端部的至少一个半导体线。栅极绝缘层形成在该至少一个半导体线上。公共栅极电极形成在该栅极绝缘层上，从而包围该至少一个半导体线。

通过重复所述间隔物绝缘层的形成、所述至少一个鳍的所述部分的暴露、以及通过去除所述至少一个鳍的所述暴露部分而形成所述隧道，可分别在所述至少一个鳍之上形成多个半导体线，其中每个半导体线与所述至少一个鳍分隔开，且该半导体线的两端连接到所述支承柱对。

该方法还包括使所述至少一个半导体线球面化。

附图说明

通过参照附图详细描述其示例性实施例，本发明的以上和其他特征和优点将变得更加明显，附图中：

图1是根据本发明一实施例的线型半导体器件的透视图；

图2是沿线II-II′截取的图1的线型半导体器件的剖视图；

图3是沿线III-III′截取的图1的线型半导体器件的剖视图；

图4是根据本发明另一实施例的线型半导体器件的透视图；

图5是沿线V-V′截取的图4的线型半导体器件的剖视图；

图6是沿线VI-VI′截取的图4的线型半导体器件的剖视图；

图7至14是透视图，用于说明根据本发明一实施例制造线型半导体器件的方法。

具体实施方式

现在将参照附图更全面地描述本发明，附图中示出本发明的示例性实施例。但是，本发明可以以许多不同形式实施，不应解释为局限于这里提出的实施例；而是，提供这些实施例使得本公开将彻底和完整，且将向本领域技术人员充分传达本发明的概念。附图中，为了清晰起见而放大了元件的尺寸。