[发明专利]输出脉宽受限的相位频率检测器及其方法

说明书

技术领域

本发明有关于相位频率检测器的技术，尤指输出脉宽受限制的相位频率检测器。

背景技术

锁相回路(PLL)可应用在许多的场合，例如可用于时钟(clock)/数据的恢复(recovery)、频率或相位的调制/解调与产生具有稳定频率的时钟信号等等。一般而言，现有的锁相回路具有一相位频率检测器(PFD)，用以检测一参考信号与一反馈信号间的相位差与频率差；一电荷泵(charge pump)，用来依据该相位频率检测器的检测结果产生一输出电流；以及一回路滤波器，用来依据该输出电流调整一压控振荡器(VCO)的运作，直到该反馈信号的频率及相位与该参考信号匹配为止。

通常现有锁相回路的回路频宽设计成较该参考信号的频率小一个数量级左右，以维持回路的稳定性。当该参考信号的频率降低时，该锁相回路的回路频宽也应随之降低。在这样的架构下，回路滤波器必须要使用大电容才能抑制压控振荡器的抖动情形。如此一来，将大幅增加电路的面积与体积。

发明内容

因此本发明的目的之一在于提供输出脉宽受限的相位频率检测器及其相关方法，以解决上述问题。

本说明书中提供了一种相位频率检测器的实施例，其包含有：一第一边缘检测器，用来检测一第一信号的第一类边缘以产生一第一检测信号，并依据一第一控制信号来改变该第一检测信号的电平；一第一锁存单元，耦接于该第一边缘检测器，用来锁存该第一检测信号以产生一第一输出信号，并依据一第三控制信号来改变该第一输出信号的电平；一第一延迟单元，耦接于该第一锁存单元，用来延迟该第一输出信号以产生一第一延迟信号；一第二边缘检测器，用来检测一第二信号的第一类边缘以产生一第二检测信号，并依据一第二控制信号来改变该第二检测信号的电平；一第二锁存单元，耦接于该第二边缘检测器，用来锁存该第二检测信号以产生一第二输出信号，并依据该第三控制信号来改变该第二输出信号的电平；一第二延迟单元，耦接于该第二锁存单元，用来延迟该第二输出信号以产生一第二延迟信号；一组合逻辑，耦接于该第一、第二锁存单元，用来对该第一输出信号与该第二输出信号进行一预定逻辑运算，以产生该第三控制信号；一第一逻辑单元，耦接于该第一延迟单元、该组合逻辑与该第一边缘检测器，用来对该第一延迟信号与该第三控制信号进行一第一逻辑运算，以产生该第一控制信号；以及一第二逻辑单元，耦接于该第二延迟单元、该组合逻辑与该第二边缘检测器，用来对该第二延迟信号与该第三控制信号进行一第二逻辑运算，以产生该第二控制信号。

所述第一边缘检测器为一D型正反器。

所述第二边缘检测器为一D型正反器。

所述第一锁存单元为一D型正反器。

所述第二锁存单元为一D型正反器。

所述第一、第二延迟单元会分别对所述第一输出信号与所述第二输出信号施加相同的延迟量。

所述第一、第二延迟单元实质上相同。

所述第一、第二逻辑运算实质上相同。

所述第一边缘检测器会在所述第一控制信号的有效期间内将所述第一检测信号设为一第一预设电平。

所述第二边缘检测器会在所述第二控制信号的有效期间内将所述第二检测信号设为所述第一预设电平。

所述第一锁存单元会在所述第三控制信号的有效期间内将所述第一输出信号设为一第一预设电平。

所述第二锁存单元会在所述第三控制信号的有效期间内将所述第二输出信号设为所述第一预设电平。

所述的相位频率检测器另包含有一延迟设定单元，耦接于所述第一延迟单元与该第二延迟单元两者的至少一个，用来设定所耦接的延迟单元的延迟量。

本说明书中提供了一种产生与一第一信号及一第二信号间的相位差或频率差相对应的一第一输出信号与一第二输出信号的方法的实施例，其包含有：检测该第一信号的第一类边缘以产生一第一检测信号；依据一第一控制信号来改变该第一检测信号的电平；锁存该第一检测信号以产生一第一输出信号；依据一第三控制信号来改变该第一输出信号的电平；延迟该第一输出信号以产生一第一延迟信号；检测该第二信号的第一类边缘以产生一第二检测信号；依据一第二控制信号来改变该第二检测信号的电平；锁存该第二检测信号以产生一第二输出信号；依据该第三控制信号来改变该第二输出信号的电平；延迟该第二输出信号以产生一第二延迟信号；对该第一输出信号与该第二输出信号进行一预定逻辑运算以产生该第三控制信号；对该第一延迟信号与该第三控制信号进行一第一逻辑运算以产生该第一控制信号；以及对该第二延迟信号与该第三控制信号进行一第二逻辑运算以产生该第二控制信号。