[发明专利]薄膜晶体管数组基板结构及其工艺

说明书

技术领域

本发明关于一种薄膜晶体管数组基板，尤指一种实现四道光罩工艺的薄膜晶体管数组基板的工艺及其结构。

背景技术

薄膜晶体管面板主要是于一基板上形成一薄膜晶体管层，该薄膜晶体管层对应基板的画素数量及排列方式，在对应单一画素的范围内包含有一薄膜晶体管、一储存电容及一画素电极。目前有许多工艺方法被用来形成薄膜晶体管，而其中一种称之为背通道蚀刻式薄膜晶体管面板(Back channel etching thin film transistor；BCE TFT)。

此一背通道蚀刻式薄膜晶体管面板的标准工艺为五道光罩工艺，请参阅图2A至E所示(仅以单一画素的范围予以表现)，其包含有以下步骤：

首先使用第一道光罩工艺将基板60上的第一金属层61予以图案化，让第一金属层61构成薄膜晶体管的栅极电极61a及储存电容的第一电极61b；再于基板60上依序覆盖有一栅极绝缘层62、一非晶硅层(a-Si)63及一掺杂非晶硅层(n⁺a-Si)64，之后配合第二道光罩将该非晶硅层63及该掺杂非晶硅层64予以图案化，即让此图案化的两层位于该栅极电极61a之上。之后再形成一第二金属层65于基板60上，以覆盖图案化的两层及外露的栅极绝缘层62，尔后再配合第三道光罩工艺，将第二金属层65予以图案化，让对应该图案化的非晶硅层63及掺杂非晶硅层64的第二金属层保留作为薄膜晶体管的源极电极651及漏极电极652，以及保留对应储存电容的第一电极61b位置的第二金属层以作为该储存电容的第二电极653；由图2C可知，此第三道光罩工艺蚀刻出源极及漏极电极651、652后，进一步以第二金属层65当作硬屏蔽(hard mask)向下蚀刻穿过掺杂非晶硅层64，并更进一步蚀刻一部分非晶硅层63厚度而构成一通道，此道步骤即是所谓背通道蚀刻，如此即能让该掺杂非晶硅层独立成两区块，此即为薄膜晶体管源极及漏极的少数载子掺杂区641、642。请参阅图2D，于基板60上再覆盖形成有一保护层66，以将第二金属层65及外露的非晶硅层63、掺杂非晶硅层64与门极绝缘层62予以覆盖，再配合第四道光罩对该保护层予以图案化，令将对应漏极电极652及储存电容的第二电极653的两个位置外露，最后如图3E所示，再全面覆盖一透明电极层67，该透明电极67与外露的第二金属层连接，之后配合第五道光罩将透明电极层67予以图案化，以形成此一画素的画素电极67a。

由上述说明可知，一般背通道蚀刻式薄膜晶体管面板是采用五道光罩工艺，由于每道光罩都会有图案化偏移的误差出现，因此当光罩工艺次数愈多，即代表该薄膜晶体管层良率愈低，而且也提高了工艺的成本，是以目前相关面板业者即对此背通道蚀刻式薄膜晶体管工艺进行改良，期以克服前述缺点。

因此如美国第6,337,284号专利案所示，即揭示一种四道光罩工艺方法，其主要工艺步骤与五道工艺相同，而该发明专利能够省略一道光罩工艺的方法为：

请参阅图3A至E所示，其标号援用该发明专利的标号，在第一道光罩之后依序形成栅极绝缘层50、非晶硅层(a-Si)80a、掺杂非晶硅层(n⁺a-Si)80b及第二金属层170，即将第二金属层170一并成形，如此再配合一个具有光穿透区25b、光屏蔽区25a及光绕射区25c的灰阶光罩25进行光罩工艺后，即能形成一个厚度不均的图案化光阻88a，其中较薄的区域对应即将形成信道位置，如此一来在之后的一道蚀刻程序中，即能分别对第二道金属层170及掺杂非晶硅层80b进行蚀刻，而形成源极及漏极电极70a、70b及对应源极及漏极的少数载子掺杂区(未标号)。因此，采用灰阶光罩25即能将五道光罩工艺中的第二、三道光罩工艺(如图2B、C所示)于一道光罩工艺中完成，因此之后只要再进行两道光罩即能完成整个薄膜晶体管层的制作。

虽然此一发明专利案提出四道光罩的工艺，但因采用了一般半导体黄光工艺中不常见的灰阶光罩，因此整体工艺设备需要加以调整，并且灰阶光罩的单价也较一般光罩为高，虽可减化工艺步骤，但可能造成工艺良率降低，而且不见得能够将工艺成本降低。

发明内容

为此，本发明的主要发明目的在于提供一种薄膜晶体管数组基板结构及其工艺，即是以目前一般半导体黄光工艺中常用的光罩达到四道光罩工艺的目的，不仅让整体工艺步骤予以简化，更让整体工艺成本有效减低。

欲达上述目的所使用的主要技术手段是令该薄膜晶体管数组基板的工艺包含有：