[发明专利]放大器电路及用于校正差分时钟信号的占空因数的方法

说明书

技术领域

本发明涉及分别根据独立权利要求1和4的前序部分所述的放大器电路以及用于校正差分时钟信号的占空因数的方法。

背景技术

在每时钟周期两数据位的同步高性能数据传输中，例如在具有DDR存储芯片的系统中，达到最大数据眼(Datenauge)宽度具有重大意义。时钟信号的占空因数中的偏差总会产生一个较长的数据位，紧随其后会有一个较短的数据位，这是因为这些数据与时钟信号同步地传输。这个较短的数据位限制了系统或芯片的上限频率。涉及到存储芯片时，这意味着高速度等级上的低产出。

原理上存在两种用于校正同步时钟信号的占空因数的方法：

-利用延迟电路的链路的数字化解决方案，在该解决方案中，上升沿(脉冲)和下降沿(脉冲波)被离散地不同地控制，由此可以控制数据眼。这种数字化的解决方案的缺点在于，降低了准确性(尤其对超高频率的时钟信号产生影响)并且扩大了对芯片面积的需求。

-利用积分器的模拟解决方案，该解决方案中，检测出占空因数为50％的偏差并驱动校正器。

在提到的后一的模拟解决方案的情况下，迄今为止公开了两种原理：

-时钟信号的两个互补的部分被电容性地负荷，以降低边沿陡度。然后，信号部分与不同的电压偏移相加。从而移动了交点(参见US 6 169 434 B1和US 5 572 158 A)。

-两个互补的时钟信号被这样地影响，即其上升时间和下降时间是不同的。

发明内容

本发明提出了一种作为第三种可能性的模拟解决方案，在该解决方案中，差分放大器(缓冲放大器)的晶体管对的电子属性被改变，并且由此而改变了差分放大器的输出信号的波形。

在附图6中示出了一种作为本发明以及已知的模拟校正原理的基础的方块图，在该图中作为校正器使用的差分放大器10接收未校正的差分时钟信号CLt(真)和CLc(互补)，并且在其输出端上发送已校正的、互补的时钟信号ACLt(真)和ACLc(互补)。起积分器作用的检测器20拾取差分放大器10或校正器输出端上的互补时钟信号ACLt和ACLc，并且从中获得差分校正信号DCt(真)和DCc(互补)，该校正信号对应于理想值为50％的时钟信号的偏差。差分校正信号DCt和DCc这样施加给起校正器作用的差分放大器10，即分别对接收的时钟信号CLt和CLc的50％的正偏差和负偏差进行补偿。

因此，本发明的目的在于，提出一种放大器电路及一种用于校正差分时钟信号的占空因数的方法，其以前述的参考图6所描述的原理为基础，并且相对于已知的电路和方法能够更准确地且以尽可能最低的复杂度集成到CMOS工艺中，同时可以校正甚至具有更高频率的差分时钟信号的占空因数偏差。

该目的将根据本发明的第一方面通过放大器电路实现，该放大器电路用于利用MOS晶体管对构成的差分放大器级将差分时钟信号(CLt、CLc)的占空因数校正到预期值(50％)，该MOS晶体管对的栅极端子对接收待校正的时钟信号，并且该MOS晶体管对的源极/漏极端子对发送具有校正的占空因数的时钟信号，并且该MOS晶体管对具有校正信号输入端子对，该校正信号输入端子对接收检测器级产生的模拟占空因数校正信号，该检测器级作为积分器接通并且与差分放大器级的源极/漏极端子对连接，其特征在于，校正信号输入端子对由MOS晶体管对的彼此电隔离的衬底端子构成，从而使占空因数校正信号在相反方向(gegensinnig)上分别影响晶体管对的MOS晶体管的各个衬底电压和各个开启电压。

当串联使用多个这种放大器电路时，可以扩大校正范围。

如优选地，当差分放大器级的晶体管对具有两个NMOS晶体管时，分别与差分放大器级的每个MOS晶体管的漏极端子连接的电源可以通过P沟道MOS晶体管实现。

根据本发明的第二方面，上述目的通过用于利用具有MOS晶体管对的差分放大器将差分时钟信号的占空因数校正到预期值(50％)的方法实现，该方法包括下列步骤：

将待校正的时钟信号施加给MOS晶体管对的各自的栅极端子；通过分别对真时钟信号和互补时钟信号求积分产生差分模拟占空因数校正信号，该真时钟信号和互补时钟信号由差分放大器的每个MOS晶体管在其源极/漏极端子发送，并且将这样产生的差分占空因数校正信号施加给差分放大器的校正信号输入端子对，其特征在于，差分占空因数校正信号分别施加给MOS晶体管对的彼此电隔离的衬底端子，所述衬底端子构成差分放大器的校正信号输入端子对，从而分别在相反方向上影响晶体管对的MOS晶体管的衬底电压和开启电压。