[其他]直接耦合的半导体逻辑电路

说明书

一个半导体逻辑电路由多个门电路构成，各个门电路都含有一个结型场效应管。前级门电路中的结型场效应管与后级门电路中的结型场效应管直接耦合。一个箝位元件把前级门电路中结型场效应管的输出电压一即后级门电路中结型场效应管的输入电压限制在大约低于后一级门电路中ＰＮ结的正向电压。

本发明涉及的是一种半导体电路装置。它应用具有结型场效应管的门电路，由一个直接耦合的场效应管逻辑电路（DCFL）组成。

直接耦合的场效应管逻辑电路只需要较少的元件就可以组成一个门电路。因此，它很适合于构成大规模的逻辑电路。

图1所示的是一个常规的直接耦合场效应管逻辑电路的示例，在该电路中，两级倒相器11和21是直接耦合的。倒相器11和21分别由相应的砷化镓结型场效应管12和22，以及电阻13和23组成。对于图1所示的这种电路布局，结型场效应管12的截止阻抗（oFF-fesistanoe）一般远远大于电阻13的阻值。因此，结型场效应管12之输出电压-即结型场效应管22之输入电压的高电平就与电源电压（VDD）大致相等。

如果用上述直接耦合场效应管逻辑电路组成一个环形扬荡器，其中各个门电路的传播延迟时间（τpd）可以测定，那么我们可以看到，传播延迟时间是随电源电压VDD的上升而增加的，如图2中的实线所示，与此相反，若使用肖特基势垒场效应管（MES-FETS）来代替结型场效应管12和22，则传播延迟时间将保持恒定，不随电源电压VDD的上升而变化，如图2中的虚线所示。

结型场效应管门电路的传播延迟时间之所以随电源电压VDD的上升而增加，其原因是结型场效应管22的沟道或基片中载流子存储效应增强的结果。这种载流子存储效应增强现象是由于结型场效应管22的输入电压高电平变得高于PN结的正向导通电压（Vf＝1.0伏）而产生的。

因此，在上述常规方案的示例中，当电源电压VDD高于例如1.5伏时，传播延迟时间和功率损耗将随电源电压VDD的升高而增加，从而带来了显著的缺点。

基于上述原因，电源电压VDD必须选定在，例如，1.0伏至1.4伏之间。这样以来，电压VDD的置定条件就显得很苛刻了。此外，对于某些场效应管，电压VDD从1.2伏附近急剧上升，这种上升随基片状况而有所不同，因此电压VDD的选定条件就更加严格了。换句话来说，容许电压VDD变动的范围很小，从而给电路设计带来困难。

本发明的目的就在于提出一种设计简单的半导体电路装置，在该电路装置中，传播延迟时间不随电源电压的变动而增加，从而使得电源电压有一个较大的可变动范围。

在本发明所提出的半导体电路装置中，作为后一级门电路中结型场效应管之输入电压的前级门电路中结型场效应管输出电压被限制在低于PN结的正向电压以下。于是，尽管电源电压变动，但后级门电路的结型场效应管中的载流子存储效应却微不足道。

图1所示的线路图是一个常规的半导体电路装置的示例。

图2所示的是上述常规的半导体电路装置中传播延迟时间与电源电压VDD之间的关系曲线。

图3和图4是本发明的第一种和第二种实施例半导体电路装置的电路图。

在此，应用于两级倒相器的本发明的第一种和第二种实施例半导体电路装置，将参明图3和图4加以论述。

图3所示为本发明的第一种实施例。在此，除了结型场效应管12和22的栅极经肖特基势垒二极管14和24与箝位电源（在此没有画出）相连外，其余部分与图1所示的常规半导体电路装置的电路结构基本相同。

尽管肖特基势垒二极管的正向偏压Vf随形成肖特基势垒的金属类型不同而有微小的差异，但是，肖特基势垒二极管14和24的正向偏压一般都在0.6伏左右。当正向电压大于0.6伏时，肖特基势垒二极管14和24就导通。

若箝位电源电压（VGG）定为0.4伏左右，且二极管24导通良好，则结型场效应管22的输入电压就保持在1.0伏左右。换句话说，当电压VDD上升到使结型场效应管12的输出电压大约超过1.0伏时，肖特基势垒二极管24就导通，从而使结型场效应管12的输出电压-即结型场效应管22的输入电压被控制在1.0V左右。