[发明专利]制作电绝缘层的方法

说明书

技术领域

本发明涉及一种制作电绝缘层的方法，特别是有关于一种利用氧化物层与氮化物层的不同的被蚀刻速率以制作电绝缘层的方法。

背景技术

半导体集成电路的制造技术已经不断地改进，当个别组件的尺寸已经显著地缩小时，安装在半导体芯片上的组件数量已经大量地增加。在现今的制造程序中，半导体组件的尺寸已经缩小到次微米(sub-micron)的领域。在如此高密度的芯片上，为了要获得良好的电性，每一个组件必须被适当的隔离。组件隔离技术已经发展已符合上述的要求，在组件之间提供良好绝缘层的主要目的为利用较小的绝缘层面积以增加空间来制作更多的组件。

参照图1所示，首先提供一至少包括底材10的晶片，并在底材10上形成一硅层20，此底材10可为一硅底材而此硅层可为一多晶硅层。接下来在硅层20上形成一氮化物层30。此氮化物层30可为一氮化硅层作为屏蔽层。形成一氮氧化物层40于氮化物层30上作为反射层，以提高微影制程的品质，通常采用氮氧化硅为此氮氧化物层40的材质。

参照图2所示，在氮氧化物层40上限定出组件及绝缘层的位置后，进行微影及蚀刻的制程以在晶片上形成数个渠沟，这些渠沟的底部均露出底材10。参照图3所示，将氧化物填入渠沟内并填满整个渠沟以制作氧化物层50作为绝缘层。通常是采用化学气相沉积法(chemical vapor deposition)(CVD)以制作此氧化物层50。此氧化物层50的材质通常采用四氧乙基硅(Tetraethylorthosilicate)(TEOS)或是臭氧(O₃)与四氧乙基硅的混合物。

参照图4所示，接下来采用回蚀的方式或是化学机械研磨法(chemicalmechanical polishing)(CMP)将氮氧化物层40与过量沉积的氧化物层50移除。通常在此制程中采用回蚀的方式，且氧化物层50被蚀刻的速率比氮氧化物层40被蚀刻的速率为快。为了确保氮氧化物层40被完全地移除，通常采用过量蚀刻的方式蚀刻到部分的氮化物层30。参照图5所示，移除氮化物层30后即可在晶片上制作出电绝缘层以隔离晶片上的组件并避免发生漏电流的缺陷。

随着半导体制程的演进，所制造出的线宽越来越小，因此使用传统技术来制作电绝缘层时，会发生一些缺陷而影响半导体的品质。当在沉积氧化物层时，由于其本身特有的保角覆盖(conformity)的特性，会造成在氮化物层与多晶硅层的接口与氮化物层与氮氧化物层的接口之间形成下凹的曲线，在经过回蚀或是化学机械研磨法处理之后，此曲线会使得电绝缘层上缘的两侧露出尖角，此尖角会对后续薄膜沉积制程形成严重的影响，使得薄膜在尖角部分沉积会有断裂的问题。

而由于尖角的形成，使得氮化物层移除的后硅层的高度与电绝缘层的高度落差(step height)将会变大，此差异会使后续需要进行蚀刻的窗口变得不够，且需要花费较久的蚀刻时间。

利用传统的方法制作电绝缘层时，会在氮化物层与多晶硅层的接口与氮化物层与氮氧化物层的接口之间形成下凹的曲线，在经过回蚀或是化学机械研磨法处理的后，此下凹曲线会使得电绝缘层的有效厚度变小，降低其在后续制程中抵抗扩散离子的能力而降低产品的品质。

发明内容

本发明的一个目的是提供一种利用氧化物与氮化物的不同的被蚀刻速率以制作表面较平缓的电绝缘层的方法，该方法可：克服在电绝缘层表面上形成尖角的缺陷，从而提高产品的品质、增加后续制程窗口的宽度以及电绝缘层的有效厚度、增加电绝缘层抵抗后续制程中扩散离子的能力以及增加整体制程的运作效率，从而降低生产成本。

为实现上述目的，根据本发明一方面的制作电绝缘层的方法，其特点是，至少包括：提供一晶片，所述晶片至少包括一底材；形成一硅层于所述底材上；形成一氮化物层于所述硅层上；蚀刻部分所述氮化物层与部分所述硅层以形成一渠沟，所述渠沟的底部露出所述底材；形成一四氧乙基硅层于所述渠沟内与所述氮化物层上，并填满所述渠沟以形成一电绝缘层；进行一蚀刻制程并设定所述四氧乙基硅层的一被蚀刻速率高于所述氮化物层的一被蚀刻速率以蚀刻部分的所述四氧乙基硅层；设定所述氮化物层的所述被蚀刻速率高于所述四氧乙基硅层的所述被蚀刻速率；及移除所述氮化物层。