[发明专利]快闪存储器位线上的电性绝缘层的制造方法

说明书

发明领域

本发明涉及一种半导体工艺中电性绝缘层的制造方法，特别是涉及一种快闪存储器位线电性绝缘层的制造方法。

背景技术

由于快闪存储器的记忆晶胞的重要功能为储存电荷，用以记录所需的信息内容，为了使数据储存期限更为长久，电荷的保存格外重要。一般而言，电荷会因为记忆晶胞的电性绝缘层的绝缘效果不佳，以致于储存电荷流失。特定而言，位线上的氧化硅层是否具有良好电性绝缘，将是电荷保存的重要关键。图1至图3为传统快闪存储器的电性绝缘层制造方法的流程剖面图。

首先请参阅图1，在半导体基材100的栅极区域上依序形成多晶硅层102、氮化硅层104以及覆盖层106。然后进行蚀刻平板印刷法蚀刻工艺以形成多个栅极堆栈108，栅极堆栈108之间为间隔110(Spacing)。接着在间隔110内以一般化学气相沉积法(CVD)沉积氧化硅层112，因为一般化学气相沉积法所沉积出来的氧化硅层112会随着其下方结构的表面高低而跟着起伏，所以在栅极堆栈108间的间隔110处会有凹陷114a的现象发生。

请参阅图2，对具有凹陷114a表面的氧化硅进行回蚀或化学机械研磨(CMP)工艺，并以氮化硅层104为停止层，以留下氧化硅在间隔110中，形成间隔氧化硅层116。如前所述，由于氧化硅层112随着其下的结构表面高低而起伏，即所谓的共形(Conformity)的特性，所以在回蚀工艺之后，间隔氧化硅层116的表面仍会保留有凹陷114b的现象。若使用化学机械研磨(CMP)法，亦会产生碟型效应(Dish Effect)，导致间隔氧化硅层116的表面仍然为凹陷114b的现象。最后参阅图3，去除氮化硅层104，留下凹陷外型的间隔氧化硅层116。

然而具有凹陷114b表面的间隔氧化硅层116会对后续工艺造成不利的影响，例如：(1)间隔氧化硅层116的有效高度118不足，尤其是进行后续的离子注入工艺时，将使间隔氧化硅层116阻挡离子冲击的能力减弱，以致于无法保护位于其下的埋入位线(Buried Bit Line)(未标示)；(2)间隔氧化硅层116的尖端部份120会使后续沉沉积的薄膜产生断裂；(3)当氮化硅层104去除之后，多晶硅层102与间隔氧化硅层116的阶梯高度差(Step Height)过大，故必须提高过度蚀刻(Over Etch)的量，但却反而造成后续工艺的蚀刻裕度不足的现象。

发明内容

为了克服现有技术的不足，本发明的目的是提供一种快闪存储器位线上的电性绝缘层的制造方法，其利用沉积介电层以及形成平坦化材质，并调整蚀刻介电层及平坦化材质的蚀刻率，以形成平滑圆顶及斜角侧边的间隔氧化硅层，以避免对后续工艺有重大的影响。

本发明的另一目的是提供一种快闪存储器位线上的电性绝缘层的制造方法，其可提高间隔介电层的有效高度，以有效阻挡离子注入对位线电性的影响，同时维持适当的过蚀刻量。

为了达到上述目的，本发明提出一种快闪存储器位线上的电性绝缘层的制造方法，该制造方法至少包含下列步骤：提供一半导体基材，该半导体基材上设有多个栅极堆栈，而各个栅极堆栈设有一导电层、一掩膜层以及一覆盖层；形成一介电层以覆盖该栅极堆栈，并填满该间隔，且该介电层高于该覆盖层；形成一平坦化材质层于该介电层上，以产生平坦化表面；进行一第一蚀刻步骤，蚀刻该介电层以完全清除该覆盖层上的该介电层，同时在该间隔上形成一间隔介电层；进行一第二蚀刻步骤，移除该覆盖层且该介电层的蚀刻率小于该掩膜层的蚀刻率，使得该间隔介电层具有平滑顶端与斜角侧边，以避免沉积薄膜时产生应力集中的效应；以及移除该掩膜层并留下间隔介电层，以形成该电性绝缘层。

本发明还提供另一种快闪存储器位线上的电性绝缘层的制造方法，该制造方法至少包含下列步骤：依序形成多个栅极堆栈在半导体基材的栅极区域上，其中每一栅极堆栈具有一导电层、一掩膜层以及一覆盖层，并对该栅极堆栈进行蚀刻平板印刷法蚀刻，以形成多个间隔；形成一介电层于该半导体基材上，以覆盖该栅极堆栈与填满该间隔，且该介电层高于该覆盖层；形成一平坦化材质层于该介电层上，以产生平坦化表面；蚀刻该平坦化材质层与该介电层，以完全移除该平坦化材质层，其中该蚀刻步骤对该平坦化材质层的蚀刻率小于对该介电层的蚀刻率，同时在该间隔上形成一间隔介电层；移除该覆盖层，且该介电层的蚀刻率小于该掩膜层的蚀刻率，使得该间隔介电层具有平滑顶端与斜角侧边，以避免沉积薄膜时产生应力集中的效应；以及移除该掩膜层并留下间隔介电层，以形成该电性绝缘层。