[发明专利]利用多级数字式延迟线技术的减小抖动锁相环

说明书

本发明一般涉及数字式定时电路，更具体地讲，涉及能够从一个或多个遭受抖动的输入信号恢复时钟信号的数字式锁相环。

在数字网络应用中，需要为SONET(同步光纤网)，OC-N和STS-N接口电路，以及T1或E1一次群速率数字传输链路提供定时参考。这些定时信号必须满足有关的标准，例如，为STRATUM 3E3和4E时钟和SONET最小时钟(SMC)所推荐的标准BELLCORE GR-1244-CORE和GR-253-CORE。这些规定对于抖动和稳定性有严格的要求。

提供这种定时信号的通常方法是使用一个锁相环(PLL)。PLL一般包括一个将输入信号与环路的除以一个适当因数的输出比较的相位检测器；一个消除高频波动的环路滤波器；和一个其频率受到适当控制从而能消除由相位检测器检测出的相位差的可控振荡器。

早已知道，在环路中使用了VCO(压控振荡器)作为可控振荡器。第4,577,163号美国专利披露了一种锁相环，在这种锁相环中，用一个DCO(数控振荡器)代替VCO，用因数K除DCO的输出，并反馈到相位检测器。在4,577,163号专利中，用时钟信号Fclk给DCO同步。由于DCO不能响应小于一个时钟周期的相移，因此Fclk是这种类型的锁相环中的精确性的限制因素。为了满足BELLCORE和SMC规定，必须使用具有5GHz或更高频率的本机振荡器。这样的高频本机振荡器是高成本，高能耗的，并且易于发射出电磁干扰(EMI)。

第5,218,314号美国专利公开了一种锁相环，这个锁相环中的本机振荡器向一个抽头延迟线提供信号。根据受输入信号影响的相位比较，从延迟线的一个抽头获得输出信号。这种安排的问题在于，它没有为参考信号提供抖动抑止。实际问题是由于传输媒介的固有特性，输入信号将遭受抖动，并且为了满足BELLOCRE规定，必须实质上抑止这种抖动。

第5,602,884号美国专利公开了一种利用一个用20MHz时钟定时的DCO和一个抽头延迟线的组合的锁相环，其内容被引入本文作为参考。由于DCO直接控制抽头延迟线，可以把无抖动精度保持到一个时钟周期的几分之一。这个分数是由抽头延迟线的每个抽头的延迟时间限定的。使用带有64个抽头的抽头延迟线，典型未滤波本征输出抖动是0.04峰-峰UI(单位间隔(Unit Interval))。为了满足SMC规定，必须使用带有1024个抽头的抽头延迟线。

利用抽头延迟线的惯用方法是使用固定的延迟抽头，其中将一系列的具有相同的延迟时间的相同的缓冲器或相同的倒相器串联连接在一起。由于硬件的大小和电能消耗，不能将20MHz本机振荡器参考时钟(50毫微秒)容易地分割成50微微秒或更小的延迟段。一个50毫微秒的时段中可以安排1000个50微微秒延迟段。例如，在Mitel公司制造的产品号为MT9042的多中继系统同步器中的64个抽头需要大约2k个门。而对于一个50微微秒延迟段使用相同的解决方式将需要大约150k个门，而其电能消耗在400mA至900mA之间。

具有固定延迟抽头的抽头延迟线的根本缺点在于，仅能通过线性增加抽头的数量来提高延迟分辨率，从而增大所需门数量和电能消耗。

本发明的目的是要提供一种消除了上述现有技术问题的锁相环。

根据本发明的第一方面，提供一种用于从至少一个遭受抖动的输入信号恢复稳定时钟信号的数字式锁相环，锁相环包括：

a)一个接收至少一个输入信号的数字式输入电路；

b)一个用于产生希望频率的输出和代表输出信号的时间误差的控制信号的数控振荡器；

c)一个用于向数控振荡器提供时钟信号的稳定本机振荡器；

d)多个抽头延迟线，抽头延迟线包括多个延迟装置，多个抽头延迟线的延迟总和小于数控振荡器的一个时钟周期；多个抽头延迟线包括一个用于接收数控振荡器的输出信号的粗抽头延迟线；和一个用于接收粗抽头延迟线的输出信号的细抽头延迟线，细抽头延迟线包括多个与粗延迟线之一成正比的延迟装置；和

一个用于接收来自输入电路的至少一个输入信号和来自第二抽头延迟线装置的输出信号，以产生控制数控振荡器的数字输入信号的数字式相位比较器，其中数控振荡器是一种当达到溢出条件时产生输出信号，在刚一到达溢出条件，余项就产生控制信号的加法型比率乘法器。

根据本发明的第二方面，提供了一种从至少两个遭受抖动的输入信号恢复稳定时钟信号的方法，包括步骤：

用一个稳定振荡器产生本机时钟信号；

用本机时钟信号给一个数控振荡器同步；

将数控振荡器的第一输出馈送到第一抽头延迟线；